TWI501236B - 電阻式記憶胞與其操作方法 - Google Patents

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Description

電阻式記憶胞與其操作方法
本發明是有關於一種記憶胞與其操作方法，且特別是有關於一種電阻式記憶胞與其操作方法。
近年來，電阻式記憶體因具有操作電壓低、操作速度快、結構簡單化且耐久性佳...等優點，而成為最具發展潛力的新型記憶體。一般而言，電阻式記憶體切換其儲存狀態的操作模式包括單極切換(unipolar switching)與雙極切換(bipolar switching)。其中，單極切換的操作模式是利用同一極性的電壓脈衝(例如，正電壓脈衝或是負電壓脈衝)來進行記憶胞的程式化操作與抹除操作。此外，雙極切換的操作模式則是利用不同極性的電壓脈衝來分別進行記憶胞的程式化操作與抹除操作。
此外，對於現有的電阻式記憶體來說，在單極切換的操作模式下，必須藉由加大電壓脈衝的振幅與脈衝時間來抹除記憶胞。然而，此種方式往往會在記憶胞進行抹除操作的過程中引發較大的電流應力，進而造成元件的劣化(device degradation)並因此降低了記憶體的可靠度。此外，在雙極切換的操作模式下，現有電阻式記憶體中的每一記憶胞都必須串接一個由電晶體所構成的開關，以控制每一記憶胞進行儲存狀態之切換的時機。然而，由於電晶體所耗費的佈局面積較大，因此導致電阻式記憶體無法實現高 密度的記憶體陣列。
本發明提供一種電阻式記憶胞，利用第二電極形成沒有流經金屬氧化層的第二電流路徑，並利用第二電流路徑來切換電阻式記憶胞的儲存狀態。藉此，將可避免元件劣化的問題，並有助於達成高密度的記憶體陣列。
本發明提供一種電阻式記憶胞的操作方法，利用沒有流經金屬氧化層的第二電流路徑來將電阻式記憶胞設定到低電阻態。藉此，將可避免元件劣化的問題，並有助於增加記憶體的可靠度。
本發明提出一種電阻式記憶胞，包括第一電極、鎢金屬層、金屬氧化層以及第二電極。鎢金屬層配置在第一電極上。金屬氧化層配置在鎢金屬層上。第二電極包括第一連接墊、第二連接墊、以及電性連接在第一連接墊與第二連接墊之間的橋接部。此外，橋接部配置在金屬氧化層上或是環繞在金屬氧化層的周圍。其中，電阻式記憶胞透過流經金屬氧化層與鎢金屬層的第一電流路徑或是從第一連接墊延伸至第二連接墊的第二電流路徑來調整金屬氧化層的電阻率。
在本發明之一實施例中，上述之電阻式記憶胞透過第一電流路徑來增加金屬氧化層的電阻率。
在本發明之一實施例中，上述之電阻式記憶胞透過第二電流路徑產生一熱源，並利用熱源降低金屬氧化層的電 阻率。
在本發明之一實施例中，當橋接部配置在金屬氧化層上時，上述之第一連接墊用以接收程式化脈衝或是抹除脈衝，且第一電極與第二連接墊之其一電性連接至接地端。
本發明提出一種電阻式記憶胞的操作方法，其中電阻式記憶胞包括第一電極、配置在第一電極上的鎢金屬層、配置在鎢金屬層上的金屬氧化層以及包括第一連接墊、橋接部與第二連接墊的第二電極，且電阻式記憶胞的操作方法包括：透過流經金屬氧化層與鎢金屬層的第一電流路徑或是從第一連接墊延伸至第二連接墊的第二電流路徑來調整金屬氧化層的電阻率，其中橋接部電性連接在第一連接墊與第二連接墊之間，且橋接部配置在金屬氧化層上或是環繞在金屬氧化層的周圍。
在本發明之一實施例中，上述之透過流經金屬氧化層與鎢金屬層的第一電流路徑或是從第一連接墊延伸至第二連接墊的第二電流路徑來調整金屬氧化層的電阻率的步驟包括：當程式化電阻式記憶胞時，透過第一電流路徑來增加金屬氧化層的電阻率；以及，當抹除電阻式記憶胞時，透過第二電流路徑產生一熱源，並利用熱源降低金屬氧化層的電阻率。
在本發明之一實施例中，當橋接部配置在金屬氧化層上時，則上述之透過第一電流路徑來增加金屬氧化層的電阻率的步驟包括：將第一電極電性連接至接地端；以及，提供一程式化脈衝至第一連接墊。
在本發明之一實施例中，當橋接部環繞在金屬氧化層的周圍時，電阻式記憶胞更包括配置在金屬氧化層上的連接層以及配置在連接層上的第三電極，且上述之透過第一電流路徑來增加金屬氧化層的電阻率的步驟包括：將第一電極電性連接至接地端；以及，提供程式化脈衝至第三電極。
在本發明之一實施例中，上述之透過第二電流路徑產生熱源的步驟包括：將第二連接墊電性連接至接地端；以及，提供一抹除脈衝至第一連接墊。
基於上述，本發明是利用電阻式記憶胞中的第二電極形成沒有流經金屬氧化層的第二電流路徑。藉此，將可利用流經金屬氧化層的第一電流路徑來將金屬氧化層重置到高電阻態，並利用沒有流經金屬氧化層的第二電流路徑來將金屬氧化層設定到低電阻態。此外，由於第二電流路徑並未流經金屬氧化層，因此可避免元件劣化的問題，並有助於增加記憶體的可靠度。再者，本發明之電阻式記憶胞將有助於達成高密度的記憶體陣列。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明之一示範性實施例之電阻式記憶胞的結構示意圖。如圖1所示，電阻式記憶胞100包括第一電極110、鎢金屬層120、金屬氧化層130以及第二電極 140，且第二電極140包括第一連接墊141、橋接部142以及第二連接墊143。其中，金屬氧化層130中的氧化物可例如是氧化鎢(WOx)、氧化給(HfOx)、氧化鉭(TaOx)、氧化鈦(TiOx)、氧化銅(CuOx)、氧化鎳(NiOx)或是氧化鋅(ZnOx)...等。此外，在整體配置上，鎢金屬層120配置在第一電極110上。金屬氧化層130配置在鎢金屬層120上。此外，橋接部142電性連接在第一連接墊141與第二連接墊143之間，且橋接部142配置在金屬氧化層130上。
在操作上，電阻式記憶胞100可利用流經金屬氧化層130與鎢金屬層120的第一電流路徑PT11或是從第一連接墊141延伸至第二連接墊143的第二電流路徑PT12來調整金屬氧化層130的電阻率，進而切換電阻式記憶胞100的儲存狀態。此外，在切換電阻式記憶胞100之儲存狀態的過程中，第一連接墊141用以接收一程式化脈衝VRESET 或是一抹除脈衝VSET ，且第一電極110與第二連接墊143之其一電性連接至接地端。
舉例來說，圖2為依據本發明之一示範性實施例之電阻式記憶胞的操作方法流程圖，以下請同時參照圖1與圖2來看。其中，如圖2之步驟S210所示，在程式化電阻式記憶胞100的過程中，可透過第一電流路徑PT11將氧離子聚集在金屬氧化層130的表面，進而增加金屬氧化層130的電阻率。亦即，此時的金屬氧化層130將從低電阻態(Low Resistance State，簡稱LRS)轉變為高電阻態(High Resistance State，簡稱HRS)，且此過程亦稱為重置(reset) 操作。
此外，如圖2之步驟S220所示，在抹除電阻式記憶胞100的過程中，可透過第二電流路徑PT12產生一熱源。此外，所述熱源將致使聚集在金屬氧化層130之表面的氧離子向下移動，進而降低金屬氧化層130的電阻率。亦即，此時的金屬氧化層130將從高電阻態轉變為低電阻態，且此過程亦稱為設定(set)操作。值得注意的是，第二電流路徑PT12是流經橋接部142，且橋接部142較靠近於金屬氧化層130。因此，在實際操作上，橋接部142相當於一加熱器，且不斷地提供熱源給金屬氧化層130。
舉例來說，圖3A與圖3B分別為圖1之電阻式記憶胞的等效示意圖，其中圖3A與圖3B是以電阻的符號特別標示出橋接部142。此外，圖4為依據本發明之一示範性實施例之電阻式記憶胞的細部操作方法流程圖，以下請同時參照圖3A、圖3B與圖4來看。
在此，就程式化電阻式記憶胞100的細部操作而言，亦即就步驟S210的細部流程而言，如步驟S410所示，第一電極110將電性連接至接地端，且第二連接墊143將浮接(floating)。此外，如步驟S420所示，將提供一程式化脈衝VRESET 至第一連接墊141。藉此，將可形成流經金屬氧化層130與鎢金屬層120的第一電流路徑PT11，進而對電阻式記憶胞100進行程式化操作(亦即，reset操作)。
此外，就抹除電阻式記憶胞100的細部操作而言，亦即就步驟S220的細部流程而言，如步驟S430所示，此時 的第一電極110將浮接，且第二連接墊143將電性連接至接地端。此外，如步驟S430所示，將提供一抹除脈衝VSET 至第一連接墊141。藉此，將可形成從第一連接墊141延伸至第二連接墊143的第二電流路徑PT12，進而對電阻式記憶胞100進行抹除操作(亦即，set操作)。
值得一提的是，程式化脈衝VRESET 可例如是正電壓脈衝，且抹除脈衝VSET 可例如是正電壓脈衝或是負電壓脈衝。換言之，程式化脈衝VRESET 與抹除脈衝VSET 的電壓極性可以是相同或是不同，因此電阻式記憶胞100可適用於單極切換或是雙極切換的操作模式。
再者，圖5至圖7分別為依據本發明之一示範性實施例之電阻式記憶胞的模擬數據圖。如圖5所示，曲線511~513分別為習知電阻式記憶體在抹除操作下電阻值的變化曲線，且曲線521~523分別為電阻式記憶胞100在抹除操作下電阻值的變化曲線。在此，就圖5來看，當抹除脈衝VSET 上升至0.8伏特(V)時，習知電阻式記憶體依舊無法進行抹除操作。然而，電阻式記憶胞100則可在抹除脈衝VSET 相等於0.4V、0.6V或是0.8V的情況下進行抹除操作，且所需的抹除時間分別為2微秒(us)、600奈秒(ns)與400奈秒。
此外，圖6中的多個曲線分別為在程式化操作下電阻式記憶胞100的電阻值與程式化脈衝的相對變化關係，且每一曲線分別對應不同的抹除狀態。在此，就圖6來看，無論電阻式記憶胞100的抹除狀態為何，例如：電阻式記 憶胞100是利用0.4V、0.6V或是0.8V的抹除脈衝VSET 進行抹除，電阻式記憶胞100都可以成功地重置到高電阻態。再者，圖7為利用脈衝電壓與時間分別為2V、50ns的程式化脈衝VRESET ，以及脈衝電壓與時間分別為0.4V、1us的抹除脈衝VSET ，對電阻式記憶胞100所進行的耐久性測試。就圖7來看，電阻式記憶胞100之高低電阻的轉換操作次數可達1K以上，進而證明了電阻式記憶胞100具有良好的耐久性。
值得注意的是，圖1實施例列舉了橋接部142的配置位置，但其並非用以限定本發明。舉例來說，圖8為依據本發明之另一示範性實施例之電阻式記憶胞的結構示意圖，其中圖1與圖8中相似或是相同的元件將以相同的元件符號與名稱表示之。請參照圖8，電阻式記憶胞800中的橋接部142具有一開口，且金屬氧化層130是位在橋接部142的開口內。換言之，圖8中的橋接部142是環繞在金屬氧化層130的周圍或是側壁。此外，與圖1相較之下，電阻式記憶胞800更包括第三電極810與連接層820。其中，連接層820配置在金屬氧化層130上，且第三電極810配置在連接層820上。
在操作上，與圖1實施例相似地，電阻式記憶胞800的操作方法也將如圖2所示。舉例來說，如圖2之步驟S210所示，在程式化電阻式記憶胞800的過程中，可透過第一電流路徑PT11將氧離子聚集在金屬氧化層130的表面，進而致使電阻式記憶胞800從低電阻態轉變為高電阻態。 再者，如圖2之步驟S220所示，在抹除電阻式記憶胞800的過程中，可透過由第二電流路徑PT12所產生的熱源來致使聚集在金屬氧化層130之表面的氧離子向下移動，進而致使金屬氧化層130從高電阻態轉變為低電阻態。換言之，電阻式記憶胞800也是利用流經金屬氧化層130與鎢金屬層120的第一電流路徑PT11或是從第一連接墊141延伸至第二連接墊143的第二電流路徑PT12來調整金屬氧化層130的電阻率。
此外，圖1與圖8實施例主要不同之處在於，圖1中的第二電極140是有透過橋接部142電性連接至金屬氧化層130，因此可在共用第二電極140的情況下，利用第一連接墊141來接收程式化脈衝VRESET 或是抹除脈衝VSET 。然而，在圖8實施例中，橋接部142是環繞在金屬氧化層130的周圍或是側壁，亦即第二電極140並未電性連接至金屬氧化層130。因此，在圖8實施例中，電阻式記憶胞800是分別透過第三電極810與第二電極140中的第一連接墊141來分別接收程式化脈衝VRESET 與抹除脈衝VSET 。
舉例來說，圖9A與圖9B分別為圖8之電阻式記憶胞的等效示意圖，且圖10為依據本發明之另一示範性實施例之電阻式記憶胞的細部操作方法流程圖，以下請同時參照圖9A、圖9B與圖10來看電阻式記憶胞800的細部操作。
在此，就程式化電阻式記憶胞800的細部操作而言，如步驟S1010所示，第一電極110將電性連接至接地端，且第二連接墊143將浮接。此外，如步驟S1020所示，將 提供一程式化脈衝VRESET 至第三電極810。藉此，將可形成流經金屬氧化層130與鎢金屬層120的第一電流路徑PT11，進而對電阻式記憶胞100進行程式化操作(亦即，reset操作)。此外，電阻式記憶胞800之抹除操作的細部流程則與圖1之電阻式記憶胞100相同。亦即，如步驟S1030與S1040所示，在抹除操作上，第二連接墊143將電性連接至接地端，且第一連接墊141將用以接收抹除脈衝VSET 。藉此，將可形成從第一連接墊141延伸至第二連接墊143的第二電流路徑PT12，進而對電阻式記憶胞800進行抹除操作(亦即，set操作)。
值得注意的是，圖1與圖8中的橋接部142皆是連接在兩連接墊141與143之間，且第二電流路徑PT12皆是從第一連接墊141延伸至第二連接墊143。因此，在實際操作上，第二電流路徑PT12是流經橋接部142，且並未流經鎢金屬層120與金屬氧化層130。如此一來，由於第二電流路徑PT12並未流經金屬氧化層130，因此即使利用單極切換的操作模式來切換記憶胞的儲存狀態，電阻式記憶胞100與800也不會在抹除過程中受到電流應力的影響，進而可避免元件劣化的問題，並有助於增加記憶體的可靠度。
再者，對電阻式記憶胞100與800來說，在雙極切換的操作模式下，也只有第一電流路徑PT11流經金屬氧化層130與鎢金屬層120。因此，可利用由二極體所組成的開關，來控制電阻式記憶胞100與800進行儲存狀態之切 換的時機。換言之，與現有技術相較之下，本發明所列舉的實施例無須利用由電晶體所組成的開關來控制電阻式記憶胞，因此將有助於降低由多個電阻式記憶胞100或800所形成之記憶體陣列的佈局面積，進而藉此實現高密度的記憶體陣列。
舉例來說，圖11為依據本發明之一示範性實施例之記憶體陣列的示意圖。如圖11所示，記憶體陣列包括多個電阻式記憶胞11~19、多個二極體D11~D22、開關SW1、多條位元線BL1~BL3以及多條字元線WL1~WL3。其中，每一電阻式記憶胞與一二極體串接在一位元線與一字元線之間，進而形成一個二極體與一個電阻(1D1R)的基本結構。舉例來說，電阻式記憶胞11與二極體D11串接在位元線BL1與字元線WL1之間。
在實際應用上，每一電阻式記憶胞11~19可由圖1之電阻式記憶胞100或是圖8之電阻式記憶胞800所構成。其中，當多個電阻式記憶胞100應用至記憶體陣列時，各個電阻式記憶胞中的第二電極140將為所對應之位元線的一部份。此外，當多個電阻式記憶胞800應用至記憶體陣列時，各個電阻式記憶胞中的第三電極810與第一連接墊141電性相連，且各個電阻式記憶胞中的第二電極140將為所對應之位元線的一部份。
此外，在資料的寫入上，可先對記憶體陣列中的電阻式記憶胞11~19進行全面性的抹除操作，以將電阻式記憶胞11~19的儲存狀態都先全部設定到低電阻態(例如：邏輯 0)。舉例來說，在記憶體陣列的抹除操作上，位元線BL1~BL3的一端都將接收抹除脈衝VSET 。此外，開關SW1將維持在開啟(turn on)的情況下，以致使位元線BL1~BL3的另一端可透過二極體D20~D22電性連接至接地端。藉此，電阻式記憶胞11~19將全部被設定到低電阻態。
之後，需要被重置到高電阻態(例如：邏輯1)的多個電阻式記憶胞將逐一進行程式化操作。舉例來說，倘若要將電阻式記憶胞11的儲存狀態重置到高電阻態，則此時的位元線BL1將用以接收程式化脈衝VRESET ，且字元線WL1將電性連接至接地端。此外，在實際操作上，位元線BL1~BL3彼此之間可能會形成不必要的漏電路徑。因此，為了避免上述情況，在程式化操作的期間內，開關SW1將維持在關閉(turn off)的情況下，進而致使二極體D20~D22皆無法導通。如此一來，位元線BL1~BL3彼此之間的漏電路徑將可被隔絕。
綜上所述，本發明是利用電阻式記憶胞中的第二電極形成沒有流經金屬氧化層的第二電流路徑。藉此，將可利用流經金屬氧化層的第一電流路徑來將金屬氧化層重置到高電阻態，並利用沒有流經金屬氧化層的第二電流路徑來將金屬氧化層設定到低電阻態。如此一來，由於第二電流路徑並未流經金屬氧化層，因此可避免元件劣化的問題，並有助於增加記憶體的可靠度。再者，本發明之電阻式記憶胞可用以實現基本結構為1D1R的記憶體陣列，進而有助於達成高密度的記憶體陣列。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電阻式記憶胞
110‧‧‧第一電極
120‧‧‧鎢金屬層
130‧‧‧金屬氧化層
140‧‧‧第二電極
141‧‧‧第一連接墊
142‧‧‧橋接部
143‧‧‧第二連接墊
PT11‧‧‧第一電流路徑
PT12‧‧‧第二電流路徑
VRESET ‧‧‧程式化脈衝
VSET ‧‧‧抹除脈衝
S210~S220‧‧‧用以說明圖2實施例的各步驟
S410~S440‧‧‧用以說明圖4實施例的各步驟
511~513、521~523‧‧‧曲線
800‧‧‧電阻式記憶胞
810‧‧‧第三電極
820‧‧‧連接層
S1010~S1040‧‧‧用以說明圖10實施例的各步驟
11~19‧‧‧電阻式記憶胞
D11~D22‧‧‧二極體
SW1‧‧‧開關
BL1~BL3‧‧‧位元線
WL1~WL3‧‧‧字元線
圖1為依據本發明之一示範性實施例之電阻式記憶胞的結構示意圖。
圖2為依據本發明之一示範性實施例之電阻式記憶胞的操作方法流程圖。
圖3A(即圖3-1)與圖3B(即圖3-2)分別為圖1之電阻式記憶胞的等效示意圖。
圖4為依據本發明之一示範性實施例之電阻式記憶胞的細部操作方法流程圖。
圖5至圖7分別為依據本發明之一示範性實施例之電阻式記憶胞的模擬數據圖。
圖8為依據本發明之另一示範性實施例之電阻式記憶胞的結構示意圖。
圖9A(即圖9-1)與圖9B(即圖9-2)分別為圖8之電阻式記憶胞的等效示意圖。
圖10為依據本發明之另一示範性實施例之電阻式記憶胞的細部操作方法流程圖。
圖11為依據本發明之一示範性實施例之記憶體陣列的示意圖。
100‧‧‧電阻式記憶胞
110‧‧‧第一電極
120‧‧‧鎢金屬層
130‧‧‧金屬氧化層
140‧‧‧第二電極
141‧‧‧第一連接墊
142‧‧‧橋接部
143‧‧‧第二連接墊
PT11‧‧‧第一電流路徑
PT12‧‧‧第二電流路徑
VRESET ‧‧‧程式化脈衝
VSET ‧‧‧抹除脈衝

Claims (10)

  1. 一種電阻式記憶胞，包括：一第一電極；一鎢金屬層，配置在該第一電極上；一金屬氧化層，配置在該鎢金屬層上；以及一第二電極，包括一第一連接墊、一第二連接墊、以及電性連接在該第一連接墊與該第二連接墊之間的一橋接部，且該橋接部配置在該金屬氧化層上或是環繞在該金屬氧化層的周圍，其中該電阻式記憶胞透過流經該金屬氧化層與該鎢金屬層的一第一電流路徑或是從該第一連接墊延伸至該第二連接墊的一第二電流路徑來調整該金屬氧化層的電阻率。
  2. 如申請專利範圍第1項所述之電阻式記憶胞，其中該電阻式記憶胞透過該第一電流路徑來增加該金屬氧化層的電阻率。
  3. 如申請專利範圍第1項所述之電阻式記憶胞，其中該電阻式記憶胞透過該第二電流路徑產生一熱源，並利用該熱源降低該金屬氧化層的電阻率。
  4. 如申請專利範圍第1項所述之電阻式記憶胞，其中當該橋接部配置在該金屬氧化層上時，該第一連接墊用以接收一程式化脈衝或是一抹除脈衝，且該第一電極與該第二連接墊之其一電性連接至一接地端。
  5. 如申請專利範圍第4項所述之電阻式記憶胞，其中當該第一電極電性連接至該接地端時，該第一連接墊用以 接收該程式化脈衝，且當該第二連接墊電性連接至該接地端時，該第一連接墊用以接收該抹除脈衝。
  6. 一種電阻式記憶胞的操作方法，其中該電阻式記憶胞包括一第一電極、配置在該第一電極上的一鎢金屬層、配置在該鎢金屬層上的一金屬氧化層以及包括一第一連接墊、一橋接部與一第二連接墊的一第二電極，且該電阻式記憶胞的操作方法包括：透過流經該金屬氧化層與該鎢金屬層的一第一電流路徑或是從該第一連接墊延伸至該第二連接墊的一第二電流路徑來調整該金屬氧化層的電阻率，其中該橋接部電性連接在該第一連接墊與該第二連接墊之間，且該橋接部配置在該金屬氧化層上或是環繞在該金屬氧化層的周圍。
  7. 如申請專利範圍第6項所述之電阻式記憶胞的操作方法，其中透過流經該金屬氧化層與該鎢金屬層的該第一電流路徑或是從該第一連接墊延伸至該第二連接墊的該第二電流路徑來調整該金屬氧化層的電阻率的步驟包括：當程式化該電阻式記憶胞時，透過該第一電流路徑來增加該金屬氧化層的電阻率；以及當抹除該電阻式記憶胞時，透過該第二電流路徑產生一熱源，並利用該熱源降低該金屬氧化層的電阻率。
  8. 如申請專利範圍第7項所述之電阻式記憶胞的操作方法，其中當該橋接部配置在該金屬氧化層上時，透過該第一電流路徑來增加該金屬氧化層的電阻率的步驟包括： 將該第一電極電性連接至一接地端；以及提供一程式化脈衝至該第一連接墊。
  9. 如申請專利範圍第7項所述之電阻式記憶胞的操作方法，其中當該橋接部環繞在該金屬氧化層的周圍時，該電阻式記憶胞更包括配置在該金屬氧化層上的一連接層以及配置在該連接層上的一第三電極，且透過該第一電流路徑來增加該金屬氧化層的電阻率的步驟包括：將該第一電極電性連接至一接地端；以及提供一程式化脈衝至該第三電極。
  10. 如申請專利範圍第7項所述之電阻式記憶胞的操作方法，其中透過該第二電流路徑產生該熱源的步驟包括：將該第二連接墊電性連接至一接地端；以及提供一抹除脈衝至該第一連接墊。
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