TW201633579A - 具有用於經減少之導電路徑區域／經增強之電場之間隔物區域之電阻式記憶體單元 - Google Patents

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Abstract

本發明提供一種形成一電阻式記憶體單元(例如導電橋接隨機存取記憶體(CBRAM)或電阻式隨機存取記憶體(ReRAM))之方法，其包含：形成一底部電極層；形成該底部電極之一曝露區域之氧化物區域；移除接近於該氧化物區域之該底部電極層之一區域以形成具有一尖頭或邊緣區域之一底部電極。一電絕緣微型間隔物區域形成於該底部電極相鄰處，且一電解質區域及頂部電極形成於該底部電極及(若干)微型間隔物元件上以界定一記憶體元件。該記憶體元件界定自該底部電極尖頭區域經由該電解質區域而至該頂部電極之一導電細絲/空位鏈路徑。該等微型間隔物元件減少該導電細絲/空位鏈路徑之有效區域或「限制區」，其可改良裝置特性且可提供依靠經增強之電場力之技術之一改良。

Description

具有用於經減少之導電路徑區域/經增強之電場之間隔物區域之電阻式記憶體單元 [相關申請案]
本申请案係2014年2月19日申請之共同待審之美國申請案第14/184,331號(「'331非臨時申請案」)之一部分接續案，且主張2014年11月26日申請之美國臨時申請案第62/085,075號(「'075臨時申請案」)之優先權。本申請案亦係關於共同待審之美國非臨時申請案US 14/184,268(「'268非臨時申請案」)。'331非臨時申請案、'075臨時申請案及'268非臨時申請案之全部內容以引用的方式併入本文中。
本發明係關於電阻式記憶體單元(例如導電橋接隨機存取記憶體(CBRAM)或電阻式隨機存取記憶體(ReRAM)單元)，其具有用於形成導電路徑(例如導電細絲或空位鏈)之一經減少之區域，且包含用於進一步減少導電路徑區域及/或增強電場之一間隔物區域。
電阻式記憶體單元(諸如導電橋接記憶體(CBRAM)及電阻式RAM(ReRAM)單元)係比習知快閃記憶體單元更具尺寸及成本優勢之一種新的非揮發性記憶體單元。一CBRAM係基於一固體電解質內之離子之實體再定位。一CBRAM記憶體單元可由兩個固體金屬電極(一電極 相對較不活潑(例如鎢)，另一電極具電化學活性(例如銀或銅))製成，其中電解質之一薄膜介於該兩個電極之間。一CBRAM單元之基本理念係透過跨越一通常非導電薄膜施加一偏壓電壓而產生由跨越該非導電薄膜之單一或極少奈米級離子形成之一可程式化導電細絲。將該非導電薄膜稱為電解質，此係因為其透過氧化/還原程序而產生細絲，非常像在一電池中。在一ReRAM單元中，導電係透過在一絕緣體中產生一空位鏈。細絲/空位鏈之產生使一接通狀態(電極之間的高導電性)產生，而藉由施加具有焦耳(Joule)加熱電流之一相同極性或具有較小電流之一相反極性而分解細絲/空位鏈以使電解質/絕緣體恢復至其非導電切斷狀態。
吾人已證實，諸多各種不同材料可用於電阻式記憶體單元中，用於電解質及電極兩者。一實例係基於Cu/SiOx之單元，其中Cu係活性金屬源電極且SiOx係電解質。
電阻式記憶體單元所面臨之一共同問題係接通狀態保持，即，使導電路徑(細絲或空位鏈)穩定之能力，尤其在記憶體部件通常會被施與之高溫(85℃/125℃)處。
圖1展示一習知CBRAM單元1A，其具有配置於一底部電極12(例如鎢)上之一頂部電極10(例如銅)，其中電解質或中間電極14(例如SiO2)配置於該頂部電極與該底部電極之間。當將一偏壓電壓施加於單元1A時，導電細絲18透過電解質14而自底部電極12傳播至頂部電極10。此結構具有各種潛在限制或缺陷。例如，用於形成細絲之有效橫截面區域(本文中指稱指示為App之有效細絲形成區域、或替代地「限制區」)相對較大且不受限制以使得細絲形成區域易受非本徵缺陷影響。另外，多細絲根形成可歸因於一相對較大區域，其可導致較弱(不穩健)細絲。一般而言，有效細絲形成區域App之直徑或寬度(由「x」指示)與自底部電極12至頂部電極10之細絲傳播距離(在此情況 下為電解質14之厚度，由「y」指示)之間的比率越大，形成多根細絲之機會越大。此外，一大電解質體積包圍細絲，其對細絲提供擴散路徑且因此可提供較差保持性。因此，歸因於空間限制，限制其中形成導電路徑之電解質材料之體積可提供一更穩健細絲。可藉由減少底部電極12與電解質14之間的接觸區域而限制其中形成導電路徑之電解質材料之體積。
如本文所使用，「導電路徑」係指一導電細絲(例如，在一CBRAM單元中)、空位鏈(例如，在一基於氧空位之ReRAM單元中)、或用於連接一非揮發性記憶體單元之底部電極及頂部電極(通常透過配置於底部電極與頂部電極之間的一電解質層或區域)之任何其他類型之導電路徑。
如本文所使用，「電解質層」或「電解質區域」係指底部電極與頂部電極之間的一電解質/絕緣體/記憶體層或區域(導電路徑透過其而傳播)。
圖2展示一CBRAM單元形成之某些原理。導電路徑18可橫向地形成及生長，或分支成多個平行路徑。此外，導電路徑之位置可隨各程式/擦除循環而改變。此可促成一邊際切換效能、可變性、高溫保持問題及/或切換耐久性。圖中已展示限制切換體積有益於操作。此等原理適用於ReRAM單元及CBRAM單元。採用此等技術之一關鍵障礙係切換一致性。
圖3A及圖3B展示一CBRAM單元(例如，具有一1個電晶體、1個電阻式記憶體元件(1T1R)架構)之一實例性已知底部電極組態1B之一示意圖及一電子顯微鏡影像。在此實例中，底部電極12係一圓柱形通孔，例如具有一Ti/TiN襯層之一鎢填充通孔。底部電極12可提供約30,000nm2之一相對較大之有效細絲形成區域App、或限制區，例如，其可導致上文所討論之問題或缺點之一或多者。
一些實施例提供比已知單元更精確地聚焦電場之電阻式記憶體單元(例如CBRAM或ReRAM單元)，其可提供更一致之細絲形成，因此改良程式化電壓之一致性及單元可預測性。例如，一些實施例提供用於形成電阻式記憶體單元(及經形成之記憶體單元/記憶體單元陣列)之方法，該電阻式記憶體單元具有用於形成導電路徑之一經減少之區域，該經減少之導電路徑區域由經由形成於底部電極中所形成之一(或若干)尖頭區域與一對應頂部電極區域之間的一電解質區域而自該尖頭區域延伸至該頂部電極之一路徑界定。
一些實施例包含以下特徵：將一薄間隔物區域或「微型間隔物」施加於底部電極結構之橫向側或橫向兩側上之底部電極與電解質層之間的單元結構。該間隔物區域可由一電絕緣材料(例如一介電質)或任何其他適合材料形成。因此，該絕緣間隔物可減少經由電解質區域而形成於底部電極與頂部電極之間的細絲之可用或可能區域。在一些實施例中，底部電極之有效橫截面區域或「限制區」可少於已知電阻式記憶體單元之有效橫截面區域或「限制區」。例如，限制區可減少至小於1,000nm2，小於100nm2，小於10nm2，或甚至小於1nm2。此可增加細絲形成至底部電極之尖頭的限制，其可改良裝置特性且可提供依靠經增強之電場力之技術之一改良。
一實施例提供一種形成一電阻式記憶體單元之方法，其包含：在一基板上形成一底部電極層；使該底部電極層之一曝露區域氧化以形成氧化物區域；移除接近於該氧化物區域之該底部電極層之一區域，藉此形成一底部電極，該底部電極具有一側壁及相鄰於該氧化物區域之該側壁之一頂部處之一尖頭區域；將一間隔物層沈積於該底部電極之至少該尖頭區域及該相鄰氧化物區域上；移除該間隔物層之一部分，使得一間隔物區域保持橫向地相鄰於該底部電極之該側壁；在 至少該間隔物區域、該底部電極之該尖頭區域、及該相鄰氧化物區域上形成一電解質區域及一頂部電極，使得該電解質區域配置於該頂部電極與該底部電極之該尖頭區域之間。
另一實施例提供一種形成一陣列之單元之方法，其包含：在一基板上形成一底部電極層；使該底部電極層之複數個曝露區域氧化以形成彼此隔開之複數個氧化物區域；移除相鄰氧化物區域之間的該底部電極層之區域，藉此形成複數個底部電極，各底部電極具有一側壁、及該底部電極之一上側處之一各自氧化物區域、及相鄰於該各自氧化物區域之該側壁之一頂部處之至少一尖頭區域；將一間隔物層沈積於該複數個底部電極及該等各自氧化物區域上；移除該間隔物層之部分，使得一間隔物區域保持橫向地相鄰於各個底部電極之該側壁；在該複數個底部電極、該等間隔物區域及該等各自氧化物區域上形成一電解質層及一頂部電極層；且移除該電解質層及一頂部電極層之部分以在各底部電極及各自氧化物區域上形成一電解質區域及一頂部電極，藉此形成一陣列之單元，各單元包含一各自底部電極、一各自氧化物區域、一各自電解質區域及一各自頂部電極；其中對於各單元：該各自電解質區域配置於該各自底部電極之該尖頭區域與該各自頂部電極之間，藉此提供一路徑來形成自該各自底部電極之該尖頭區域透過該各自電解質區域而至該各自頂部電極之至少一導電細絲或空位鏈；且該間隔物區域橫向地位於該尖頭區域下方之該底部電極側壁之一部分與該電解質區域之一各自部分之間。
另一實施例提供一種形成一電阻式記憶體單元之方法，其包含：在一基板上形成一底部電極層；使該底部電極層之一曝露區域氧化以形成氧化物區域；移除接近於該氧化物區域之該底部電極層之一區域，藉此形成一底部電極，該底部電極具有一側壁及相鄰於該氧化物區域之該側壁之一頂部處之一尖頭區域；將一間隔物層沈積於該底 部電極之至少該尖頭區域及該相鄰氧化物區域上；移除該間隔物層之一部分，使得一間隔物區域保持橫向地相鄰於該底部電極之該側壁；且形成：(a)該底部電極之該尖頭區域之一第一部分及該間隔物區域之一對應第一部分上之一第一電解質區域及第一頂部電極，使得該第一電解質區域配置於該第一頂部電極與該底部電極之該尖頭區域之該第一部分之間以界定一第一記憶體元件，且該間隔物區域之該第一部分橫向地位於該尖頭區域之該第一部分下方之該底部電極之一第一部分與該第一電解質區域之一各自部分之間；且(b)該底部電極之該尖頭區域之一第二部分及該間隔物區域之一對應第二部分上之一第二電解質區域及第二頂部電極，使得該第二電解質區域配置於該第二頂部電極與該底部電極之該尖頭區域之該第二部分之間以界定一第二記憶體元件，且該間隔物區域之該第二部分橫向地位於該尖頭區域之該第二部分下方之該底部電極之一第二部分與該第二電解質區域之一各自部分之間。
另一實施例提供一種形成一陣列之記憶體元件之方法，其包含：在一基板上形成一底部電極層；使該底部電極層之複數個曝露區域氧化以形成彼此隔開之複數個氧化物區域；移除相鄰氧化物區域之間的該底部電極層之區域，藉此形成複數個底部電極，各底部電極具有一側壁、及該底部電極之一上側處之一各自氧化物區域、及相鄰於該各自氧化物區域之該側壁之一頂部處之至少一尖頭區域；將一間隔物層沈積於該複數個底部電極及該等各自氧化物區域上；移除該間隔物層之部分，使得一間隔物區域保持橫向地相鄰於各個底部電極之該側壁；且對於各底部電極，形成一對記憶體元件，各記憶體元件由該底部電極尖頭之一各自區域、一各自頂部電極、及配置於該各自區域與該各自頂部電極之間的一電解質區域界定，且一各自間隔物區域橫向地位於該尖頭區域下方之該底部電極側壁之一部分與該電解質區域 之一各自部分之間。
另一實施例提供一種電阻式記憶體結構陣列，各電阻式記憶體結構包含：一底部電極，其形成於一基板上；氧化物區域，其相鄰於該底部電極，其中該底部電極具有一側壁及接近於該氧化物區域之該側壁之一頂部處之一尖頭區域；一介電間隔物區域，其橫向地相鄰於該底部電極側壁；一第一電解質區域及第一頂部電極，其等形成於該底部電極之該尖頭區域之一第一部分及該間隔物區域之一對應第一部分上，其中該第一電解質區域配置於該第一頂部電極與該底部電極之該尖頭區域之該第一部分之間以界定一第一記憶體元件，且該間隔物區域之該第一部分橫向地位於該尖頭區域之該第一部分下方之該底部電極之一第一部分與該第一電解質區域之一各自部分之間；及一第二電解質區域及第二頂部電極，其等形成於該底部電極之該尖頭區域之一第二部分及該間隔物區域之一對應第二部分上，其中該第二電解質區域配置於該第二頂部電極與該底部電極之該尖頭區域之該第二部分之間以界定一第二記憶體元件，且該間隔物區域之該第二部分橫向地位於該尖頭區域之該第二部分下方之該底部電極之一第二部分與該第二電解質區域之一各自部分之間。
1A‧‧‧導電橋接隨機存取記憶體(CBRAM)單元
1B‧‧‧CBRAM單元之底部電極組態
10‧‧‧頂部電極
12‧‧‧底部電極
14‧‧‧中間電極/電解質
18‧‧‧導電細絲/導電路徑
100‧‧‧介電基板
102‧‧‧底部電極層
102A‧‧‧底部電極
104‧‧‧硬遮罩層
104A‧‧‧經圖案化之硬遮罩層
105‧‧‧開口
106‧‧‧光阻層
110‧‧‧氧化物區域/氧化物層
114‧‧‧底部電極尖頭區域/底部電極尖頭
114A‧‧‧第一部分/第一尖頭區域/底部電極尖頭
114B‧‧‧第二部分/第二尖頭區域/底部電極尖頭
116‧‧‧間隔物層
118‧‧‧間隔物區域
118A‧‧‧間隔物區域
118B‧‧‧間隔物區域
120‧‧‧電解質層
120A‧‧‧第一電解質區域/電解質
120B‧‧‧第二電解質區域/電解質
122‧‧‧頂部電極層
122A‧‧‧第一頂部電極
122B‧‧‧第二頂部電極
130‧‧‧光罩/光阻層/遮罩
130A‧‧‧光罩區域
130B‧‧‧光罩區域
132‧‧‧間隙/蝕刻開口
133‧‧‧間隙
138‧‧‧電阻式記憶體單元陣列
140‧‧‧電阻式記憶體單元/電阻式記憶體單元結構
140A‧‧‧第一記憶體元件
140B‧‧‧第二記憶體元件
144‧‧‧介電層
150‧‧‧頂部接點
150A‧‧‧頂部接點
150B‧‧‧頂部接點
AFF‧‧‧有效細絲形成區域
CP‧‧‧導電路徑
CP1‧‧‧第一導電路徑
CP2‧‧‧第二導電路徑
x‧‧‧有效細絲形成區域之直徑或寬度
y‧‧‧底部電極至頂部電極之細絲傳播距離/電解質之厚度
下文參考圖式來討論實例性實施例，其中：圖1展示一實例性習知CBRAM單元；圖2展示CBRAM單元形成之某些原理；圖3A及圖3B展示一實例性已知CBRAM單元組態之一示意圖及一電子顯微鏡影像；圖4A至圖4M繪示根據本發明之一實施例之用於形成一陣列之電阻式記憶體單元(例如CBRAM或ReRAM單元)之一實例性方法；圖5A繪示根據一實施例之一第一實例性頂部電極接點組態； 圖5B繪示根據另一實施例之一第二實例性頂部電極接點組態；及圖6A至圖6O繪示根據本發明之一實施例之用於形成一陣列之電阻式記憶體單元(例如CBRAM或ReRAM單元)之另一實例性方法。
圖4A至圖4M繪示根據一實施例之用於形成一陣列之電阻式記憶體單元(例如一陣列之導電橋接記憶體(CBRAM)或電阻式RAM(ReRAM)單元)之一實例性方法。如圖4A中所展示，使用任何適合技術形成一介電基板100(例如SiO2)。接著，如圖4B中所展示，在介電基板100上沈積或形成一底部電極層102及一硬遮罩層104。底部電極層102可包括一或若干任何適合導電材料(例如多晶矽、摻雜多晶矽、非晶矽、摻雜非晶矽或任何其他適合材料)，且可以任何適合方式沈積或形成。硬遮罩層104可由任何適合材料(例如氮化矽)形成且可以此項技術中已知之任何適合方式沈積或形成。
接著，如圖4C中所展示，例如，藉由在硬遮罩層104上形成一光阻層106且使用任何適合光微影技術圖案化光阻層106而圖案化硬遮罩層104。如圖中所展示，透過經圖案化之光阻層106而曝露硬遮罩層104之某些區域。接著，如圖4D中所展示，執行一蝕刻程序以移除光阻層106及對應於圖4C中所展示之曝露區域之硬遮罩層104之部分，藉此形成具有一陣列之開口105之一經圖案化之硬遮罩104A。
圖4C及圖4D之圖案化及蝕刻程序可經選擇使得開口105具有任何所要大小及形狀。例如，開口105可具有一圓形或橢圓形橫截面(在平行於底部電極層102之一平面中)，因此提供圓柱形或橢圓柱形開口105。作為另一實例，開口105可具有一矩形或否則長形橫截面(在平行於底部電極層102之一平面中)，因此提供長形溝渠式開口105。開口105可具有任何其他適合形狀及大小。
接著，如圖4E中所展示，執行氧化程序以使透過經圖案化之硬遮罩104A中之開口105而曝露之底部電極層102之區域氧化，藉此形成數個隔開氧化物區域110。在一些實施例中，各氧化物區域110具有垂直於底部電極層102而延伸之一大體上呈橢圓形、圓形、曲形或否則非正交形之橫截面(即，圖4E中所展示之橫截面)。
接著，如圖4F中所展示，移除硬遮罩104A且蝕刻剩餘底部電極層102及氧化物區域110以形成一陣列之隔開底部電極102A及對應氧化物區域110。替代地，可在底部電極102A之蝕刻期間移除硬遮罩104A。可以任何適合方式(例如，藉由將一經圖案化之遮罩或光阻劑施加於堆疊上且利用該經圖案化之遮罩或光阻劑，或藉由使用氧化物區域110本身作為一遮罩(例如，使用對非氧化底部電極材料對選擇性之一蝕刻))蝕刻底部電極層102及氧化物區域110。該蝕刻可或可不經圖案化以遵循由開口105界定之圖案(且因此遵循氧化物區域105之圖案)。因此，底部電極102A可具有任何形狀及大小，其可或可不與蝕刻程序之前之開口105及氧化物區域110之形狀及大小對應。例如，底部電極102A可具有一圓柱或橢圓柱形狀(其具有一圓形或橢圓形周邊)或一長方柱形狀(其具有一長方形周邊)。
另外，可相對於各氧化物區域110之橫向或外周邊邊緣或範圍而選擇蝕刻之橫向邊緣。例如，參考圖4E，蝕刻之橫向邊緣可與各氧化物區域110之外周邊邊緣對準，如由虛線E1所指示。替代地，可使蝕刻之橫向邊緣對準於各氧化物區域110之外周邊邊緣之外部(如由虛線E2所指示)，使得蝕刻後之底部電極102A具有位於氧化物區域110之外周邊邊緣之橫向外部之一區域。替代地，可使蝕刻之橫向邊緣對準於各氧化物區域110之外周邊邊緣之內部(如由虛線E3所指示)，使得蝕刻進一步移除氧化物區域110之一外部分。
返回至圖4F，各底部電極102A具有相鄰於各自氧化物區域之一 尖頭區域114。尖頭區域114之形狀可至少部分地由氧化物區域110界定。例如，當氧化物區域110之垂直橫截面呈橢圓形或以其他方式朝向基板100向下彎曲時，朝向氧化物區域110之橫向周邊之曲形區域有助於界定底部電極102A之尖頭區域114之形狀。因此，在垂直平面中，尖頭區域114可界定小於90度之一角度，如圖4F中所展示。
尖頭區域114可部分或完全地圍繞底部電極102A之橫向周邊(例如一圓形、橢圓形或矩形周邊)延伸。在一些實施例中，底部電極102A之橫向周邊界定複數個側(例如，一矩形周邊界定四個側)，且尖頭區域114沿該等周邊側之一者、兩者、三者或三者以上延伸。
接著，如圖4G中所展示，將一間隔物層116沈積於底部電極102A/氧化物層110之陣列上。間隔物層116可包括任何電絕緣材料，例如一介電質，諸如SiOx(例如SiO2)、GeS、CuS、TaOx、TiO2、Ge2Sb2Te5、GdO、HfO、CuO、Al2O3或任何其他適合介電材料。可以一般技術者已知之任何適合方式形成或沈積間隔物層116。
如圖4H中所展示，可使用一般技術者已知之任何適合蝕刻程序部分地蝕刻間隔物層116以界定相鄰於各底部電極102A之至少一剩餘間隔物區域118。蝕刻程序可經選擇或控制使得相鄰於各底部電極102A之(若干)間隔物區域118完全或部分地圍繞底部電極102A之周邊延伸。此外，間隔物層116可經蝕刻以在不同位置處圍繞各底部電極102A之周邊界定多個間隔物區域118。圖4H中所展示之實例包含相鄰於各底部電極102A之一對間隔物區域118A及118B。此外，蝕刻程序可經選擇或控制使得各間隔物區域118僅部分地沿底部電極102A之相鄰邊緣之高度向上延伸，如圖4H中所展示且如實例性圖4M(下文將討論)中所更清楚地展示。
接著，如圖4I中所展示，在底部電極102A及對應氧化物區域110之陣列上形成一電解質層120及一頂部電極層122。電解質層120可包 括一或若干任何適合介電或憶阻型材料，例如SiOx(例如SiO2)、GeS、CuS、TaOx、TiO2、Ge2Sb2Te5、GdO、HfO、CuO、Al2O3或任何其他適合材料。頂部電極層122可包括一或若干任何適合導電材料(例如Ag、Al、Cu、Ta、TaN、Ti、TiN、W或任何其他適合材料)，且可以任何適合方式沈積或形成。
接著，如圖4J中所展示，例如，藉由在頂部電極層122上形成一光罩130且使用任何適合光微影技術圖案化光罩130而圖案化堆疊。如圖中所展示，透過經圖案化之光罩130而曝露頂部電極層122之某些區域。在所繪示之實施例中，經圖案化之光阻層130僅覆蓋各下伏底部電極102A/氧化物區域110之一部分。
接著，如圖4K中所展示，執行一蝕刻程序以移除頂部電極層122及電解質層120之曝露部分。在一些實施例中，可相對於氧化物區域110而選擇性地蝕刻，使得氧化物區域110及下伏底部電極102A不被移除，同時曝露氧化物區域110及底部電極102A之表面。如圖中所展示，頂部電極層122及電解質層120之剩餘部分界定各底部電極102A/氧化物區域110結構之一各自頂部電極122A及電解質區域120A。可或可不蝕除未由遮罩130覆蓋之間隔物區域118，或可部分地蝕除未由遮罩130覆蓋之間隔物區域118，其取決於所執行之蝕刻之特定類型及程度。在所繪示之實例中，部分地蝕除各間隔物區域118A。
接著，如圖4L中所展示，可移除光罩130之任何剩餘部分以留下一陣列138之電阻式記憶體單元140。各單元140包含：一底部電極102A，其在一頂面處具有氧化物區域110；一頂部電極122A；及一電解質區域120A，其配置於底部電極102A與頂部電極122A之間。
圖4M中展示一單元140之一近視圖。如圖中所展示，電解質區域120A配置於底部電極102A之尖頭區域114與頂部電極122A之間，其提供用於形成自底部電極102A之尖頭區域114透過電解質區域120A而至 頂部電極122A之(若干)導電細絲或(若干)空位鏈的一導電路徑，該導電路徑由所繪示之虛線箭頭CP指示。
圖4M亦展示藉由本文所討論之技術而形成之介電間隔物區域118B，其橫向地配置於各底部電極102A之一側壁與電解質區域120A之一各自橫向向外部分之間。因此，各間隔物區域118B可減少經由電解質(記憶體薄膜)而形成於底部電極102A之側壁與頂部電極之間的細絲之可用或可能區域，其可進一步限制細絲形成至底部電極尖頭114。如圖中所展示，在一些實施例中，各間隔物區域118B僅部分地沿底部電極側壁之高度向上延伸，使得自底部電極尖頭114經由電解質120A而至頂部電極122A之一路徑被界定為無間隔物區域118B。在一些實施例中，各間隔物區域118B之高度大於底部電極102A之相鄰邊緣之高度之50%，但小於底部電極102A之相鄰邊緣之高度之100%。在特定實施例中，各間隔物區域118B之高度大於各自底部電極102A之相鄰邊緣之高度之75%，但小於各自底部電極102A之相鄰邊緣之高度之100%。因此，剩餘間隔物區域118B之頂部可位於底部電極102A之尖頭114下方。
因此，單元140之結構(其包含尖頭區域114及介電間隔物區域118B)可界定一相對較小或受限制之有效細絲形成區域AFF、或限制區。例如，大體上垂直於細絲傳播之方向之一平面中所量測之有效細絲形成區域AFF可小於1,000nm2。在一些實施例中，有效細絲形成區域AFF小於100nm2。在特定實施例中，有效細絲形成區域AFF小於10nm2，或甚至小於1nm2。此經減少之限制區可提供具有比具有一更大限制區之單元更可預測且更可靠之細絲形成之電阻式記憶體單元(例如CBRAM或ReRAM單元)。此可提供以下益處之一或多者：更低擦除電流、低電阻狀態(LRS)之更窄分佈、更高通/斷比(HRS/LRS)及經改良之失效率。
可使用任何適合接觸方案將頂部電極122A連接於任何適合電路中或連接至任何適合電路。例如，圖5A及圖5B繪示用於接觸頂部電極122A之兩個實例性方案。首先，如圖5A中所展示，頂部接點150可經形成使得其接觸各自底部電極102A/氧化物區域110上之各頂部電極122A之一上部分。接著，如圖5B中所展示，頂部接點150可經形成使得其接觸各自底部電極102A/氧化物區域110之一橫向位置處之各頂部電極122A之一下部分。可以任何其他適合方式相對於頂部電極122A及其他單元組件而配置頂部接點150。
另外，應瞭解，可以任何適合或習知方式接觸各底部電極102A(例如，用於連接至一字線或位元線)。例如，可藉由下拉自記憶體薄膜凹進或偏移之一接點而自上接觸各底部電極102A。作為另一實例，可藉由將底部電極層102直接沈積於一經自對準矽化之活性矽區域上且接著在一行位元之末端處與該活性區域接觸而自下接觸各底部電極102A。
圖6A至圖6O繪示另一實施例之用於形成一陣列之電阻式記憶體單元(例如一陣列之導電橋接記憶體(CBRAM)及電阻式RAM(ReRAM)單元)之另一實例性方法。圖6A至圖6O之方法可大體上類似於圖4A至圖4M之方法，但可包含在各單元中形成一對底部電極尖頭區域114及在各單元中形成一對對應微型間隔物區域118A及118B。
圖6A至圖6G中所展示之步驟可類似於或相同於上文所討論之圖4A至圖4G中所展示之步驟，以形成包含形成於一陣列之底部電極102A/氧化物區域110上之一間隔物層116之一結構。此後，該方法可不同於圖4A至圖4G之方法，如下文將討論。
如圖6H中所展示，可使用一般技術者已知之任何適合蝕刻程序部分地蝕刻間隔物層116以界定相鄰於各底部電極102A之一對隔開間隔物區域118A及118B。例如，該對隔開間隔物區域118A及118B可位 於各底部電極102A之相對側上。蝕刻程序可經選擇或控制使得各間隔物區域118僅部分地沿底部電極102A之相鄰邊緣之高度向上延伸，如圖6H中所展示且如實例性圖6M(下文將討論)中所更清楚地展示。
接著，如圖6I中所展示，在底部電極102A及對應氧化物區域110之陣列上形成一電解質層120及一頂部電極層122。電解質層120可包括一或若干任何適合介電或憶阻型材料，例如，SiOx(例如SiO2)、GeS、CuS、TaOx、TiO2、Ge2Sb2Te5、GdO、HfO、CuO、Al2O3或任何其他適合材料。頂部電極層122可包括一或若干任何適合導電材料(例如Ag、Al、Cu、Ta、TaN、Ti、TiN、W或任何其他適合材料)，且可以任何適合方式沈積或形成。
接著，如圖6J中所展示，例如，藉由在頂部電極層122上形成一光罩130且使用任何適合光微影技術圖案化頂光罩130而圖案化堆疊。如圖中所展示，可以在各單元結構上界定由一間隙132分離之一對光罩區域130A及130B的一方式圖案化光罩130，其中透過各間隙132而曝露各單元結構之一中心區域。此外，由一間隙133使各單元結構上之光罩區域對130A及130B與相鄰光罩區域對130A及130B分離。
接著，如圖6K中所展示，透過間隙132及133而執行一蝕刻程序以移除頂部電極層122之曝露部分及電解質層120之下伏部分。在一些實施例中，可相對於氧化物區域110而選擇性地蝕刻，使得氧化物區域110及下伏底部電極102A不被移除，同時曝露氧化物區域110及底部電極102A之表面。如圖中所展示，透過間隙133之蝕刻移除相鄰底部電極102A之間的頂部電極層122及電解質層120之部分以使相鄰單元結構彼此分離。另外，透過間隙132之蝕刻移除各氧化物區域110/底部電極102A之一中心區域上之頂部電極層122及電解質層120之部分，藉此在各氧化物區域110/底部電極102A上界定實體上與一第二頂部電極122B及第二電解質區域120B分離之一第一頂部電極122A及第 一電解質區域120A。如下文將相對於圖6M而更詳細討論，第一頂部電極122A經配置以與底部電極102A之一第一區域互動(經由第一電解質區域120A)以界定一第一記憶體元件140A(如圖6L及圖6M中所指示)，而第二頂部電極122B經配置以與底部電極102A之一第二區域互動(經由第二電解質區域120B)以界定一第二記憶體元件140B(如圖6L及圖6M中所指示)。因此，蝕刻程序形成各底部電極102A之兩個不同記憶體元件140A及140B。因此，此可使記憶體單元之密度相較於其中每底部電極形成一單一記憶體元件之一設計而加倍。
接著，如圖6L中所展示，可移除光罩130之任何剩餘部分以留下一陣列138之電阻式記憶體單元結構140，其中各記憶體單元結構140界定一對記憶體元件140A及140B，如上文所討論。
圖6M中展示一記憶體單元結構140之一近視圖。如圖中所展示，記憶體單元結構140界定一對記憶體元件140A及140B。第一記憶體元件140A由一第一頂部電極122A、底部電極102A之尖頭區域114之一第一部分114A、及配置於第一頂部電極122A與第一部分114A之間的一第一電解質區域120A界定。類似地，第二記憶體元件140B由一第二頂部電極122B、底部電極102A之尖頭區域114之一第二部分114B、及配置於第二頂部電極122B與第二部分114B之間的一第二電解質區域120B界定。在此實施例中，記憶體元件140A係對應記憶體元件140B之一鏡像。在其他實施例中，記憶體元件140A可(例如)藉由使蝕刻開口132(參閱供參考之圖6K)自各自下伏底部電極102A之中心移位或藉由形成(例如)一不規則形狀之蝕刻開口132而具有不同於其對應記憶體元件140B之一形狀或結構。
第一記憶體元件140A提供用於形成自底部電極102A之第一尖頭區域114A透過電解質區域120A而至頂部電極122A之(若干)導電細絲或(若干)空位鏈的一第一導電路徑CP1。類似地，第二記憶體元件 140B提供用於形成自底部電極102A之第二尖頭區域114B透過電解質區域120B而至頂部電極122B之(若干)導電細絲或(若干)空位鏈的一第二導電路徑CP2。
圖6M亦展示藉由本文所討論之技術而形成之介電間隔物區域118A及118B，其中介電間隔物區域118A橫向地配置於底部電極102A之一側壁與橫向向外之第一電解質區域120A之間，且介電間隔物區域118A橫向地配置於底部電極102A之一側壁與橫向向外之第二電解質區域120B之間。因此，各間隔物區域118可減少經由各自電解質(記憶體薄膜)120A、120B而形成於底部電極102A與各自頂部電極122A、122B之間的細絲之可用或可能區域，其可進一步限制細絲形成至各自底部電極尖頭114。如圖中所展示，在一些實施例中，各間隔物區域118A、118B僅部分地沿相鄰底部電極側壁之高度向上延伸，使得自各自底部電極尖頭114A、114B經由各自電解質120A、120B而至各自頂部電極122A、122B之一路徑被界定為無各自間隔物區域118A、118B。在一些實施例中，各間隔物區域118A、118B之高度大於底部電極102A之相鄰邊緣之高度之50%，但小於底部電極102A之相鄰邊緣之高度之100%。在特定實施例中，各間隔物區域118A、118B之高度大於底部電極102A之相鄰邊緣之高度之75%，但小於底部電極102A之相鄰邊緣之高度之100%。因此，各間隔物區域118A、118B之頂部可位於底部電極102A之各自尖頭114A、114B下方。
因此，各記憶體元件140A及140B之結構(其包含各自尖頭區域114A或114B及對應微型間隔物區域118A或118B)可界定一相對較小或受限制之有效細絲形成區域AFF、或限制區。例如，大體上垂直於細絲傳播之方向之一平面中所量測之各記憶體元件140A/140B之有效細絲形成區域AFF可小於1,000nm2。在一些實施例中，各有效細絲形成 區域AFF小於100nm2。在特定實施例中，各有效細絲形成區域AFF小於10nm2，或甚至小於1nm2。此等經減少之限制區可提供具有比具有一更大限制區之單元更可預測且更可靠之細絲形成之電阻式記憶體單元(例如CBRAM或ReRAM單元)。此可提供以下益處之一或多者：更低擦除電流、低電阻狀態(LRS)之更窄分佈、更高通/斷比(HRS/LRS)及經改良之失效率。
可使用任何適合接觸方案將頂部電極122A及122B連接於任何適合電路中或連接至任何適合電路。例如，可形成與頂部電極122A及122B接觸之頂部接點，如圖6N及圖6O中所展示。首先，如圖6N中所展示，可在記憶體元件140A及140B之陣列上沈積一介電層144。接著，如圖6O中所展示，可使用任何適合技術在介電層144中形成頂部接點150A及150B。如圖中所展示，各頂部接點150A接觸一頂部電極122A之一上部分，而各頂部接點150B接觸一頂部電極122B之一上部分。可以任何其他適合方式相對於頂部電極122A及122B及其他單元組件而配置頂部接點150。
另外，應瞭解，可以任何適合或習知方式接觸各底部電極102A(例如，用於連接至一字線或位元線)。例如，可藉由下拉自記憶體薄膜凹進或偏移之一接點而自上接觸各底部電極102A。作為另一實例，可藉由將底部電極層102直接沈積於一經自對準矽化之活性矽區域上且接著在一行位元之末端處與該活性區域接觸而自下接觸各底部電極102A。
儘管本發明中已詳細描述所揭示之實施例，但應瞭解，可在不背離本發明之精神及範疇之情況下對該等實施例作出各種改變、替代及更改。
100‧‧‧介電基板
102A‧‧‧底部電極
110‧‧‧氧化物區域/氧化物層
114‧‧‧底部電極尖頭區域/底部電極尖頭
118A‧‧‧間隔物區域
118B‧‧‧間隔物區域
120A‧‧‧第一電解質區域/電解質
122A‧‧‧第一頂部電極
140‧‧‧電阻式記憶體單元/電阻式記憶體單元結構
CP‧‧‧導電路徑

Claims (20)

  1. 一種形成一電阻式記憶體單元之方法，其包括：在一基板上形成一底部電極層；使該底部電極層之一曝露區域氧化以形成一個氧化物區域；移除接近於該氧化物區域之該底部電極層之一區域，藉此形成一底部電極，該底部電極具有一側壁及相鄰於該氧化物區域之該側壁之一頂部處之一尖頭區域；將一間隔物層至少沈積於該底部電極之該尖頭區域及該相鄰氧化物區域上；移除該間隔物層之一部分，使得一間隔物區域保持橫向地相鄰於該底部電極之該側壁；至少在該間隔物區域、該底部電極之該尖頭區域、及該相鄰氧化物區域上形成一電解質區域及一頂部電極，使得該電解質區域係配置於該頂部電極與該底部電極之該尖頭區域之間。
  2. 如請求項1之方法，其中經由該電解質區域之該底部電極之該尖頭區域與該頂部電極之間的一直接路徑係無該間隔物區域的。
  3. 如請求項1之方法，其中該間隔物區域係橫向地位於該底部電極層之該側壁與該電解質區域之間。
  4. 如請求項1之方法，其中移除該間隔物層之一部分包括：移除該間隔物層之一部分，使得剩餘間隔物區域僅部分地沿該底部電極側壁之一高度向上延伸。
  5. 如請求項1之方法，其中移除該間隔物層之一部分包括：移除移除該間隔物層之一部分，使得剩餘間隔物區域之頂部係位於該底部電極之該尖頭下方。
  6. 如請求項1之方法，其中該間隔物層包括一介電材料。
  7. 如請求項1之方法，其中該電阻式記憶體單元係一導電橋接記憶體(CBRAM)單元或一電阻式RAM(ReRAM)單元。
  8. 如請求項1之方法，其中該電解質區域提供用於形成自該底部電極之該尖頭區域至該頂部電極之一導電細絲或空位鏈的一路徑。
  9. 如請求項1之方法，其中垂直於該底部電極層之一平面中之各氧化物區域之一橫截面具有一大體上呈橢圓形之形狀。
  10. 如請求項1之方法，其中該底部電極之該尖頭區域之一形狀係由該氧化物區域界定。
  11. 一種形成一陣列之單元之方法，其包括：在一基板上形成一底部電極層；使該底部電極層之複數個曝露區域氧化以形成彼此隔開之複數個氧化物區域；移除相鄰氧化物區域之間的該底部電極層之區域，藉此形成複數個底部電極，各底部電極具有一側壁、及該底部電極之一上側處之一各自氧化物區域、及相鄰於該各自氧化物區域之該側壁之一頂部處之至少一尖頭區域；將一間隔物層沈積於該複數個底部電極及該等各自氧化物區域上；移除該間隔物層之部分，使得一間隔物區域保持橫向地相鄰於各個底部電極之該側壁；在該複數個底部電極、該等間隔物區域及該等各自氧化物區域上形成一電解質層及一頂部電極層；移除該電解質層及一頂部電極層之部分以在各底部電極及各自氧化物區域上形成一電解質區域及一頂部電極，藉此形成一陣列之單元，各單元包含一各自底部電極、一各自氧化物區 域、一各自電解質區域及一各自頂部電極；其中，對於各單元：該各自電解質區域係配置於該各自底部電極之該尖頭區域與該各自頂部電極之間，藉此提供用於形成自該各自底部電極之該尖頭區域透過該各自電解質區域而至該各自頂部電極之至少一導電細絲或空位鏈的一路徑；且該間隔物區域係橫向地位於該尖頭區域下方之該底部電極側壁之一部分與該電解質區域之一各自部分之間。
  12. 如請求項11之方法，其中經由該電解質區域之該底部電極之該尖頭區域與該頂部電極之間的一直接路徑係無該間隔物區域的。
  13. 如請求項11之方法，其中各間隔物區域僅部分地沿該各自底部電極側壁之一高度向上延伸。
  14. 一種形成一電阻式記憶體單元之方法，其包括：在一基板上形成一底部電極層；使該底部電極層之一曝露區域氧化以形成一個氧化物區域；移除接近於該氧化物區域之該底部電極層之一區域，藉此形成一底部電極，該底部電極具有一側壁及相鄰於該氧化物區域之該側壁之一頂部處之一尖頭區域；將一間隔物層至少沈積於該底部電極之該尖頭區域及該相鄰氧化物區域上；移除該間隔物層之一部分，使得一間隔物區域保持橫向地相鄰於該底部電極之該側壁；形成：(a)該底部電極之該尖頭區域之一第一部分及該間隔物區域之一對應第一部分上之一第一電解質區域及第一頂部電極，使得該第一電解質區域係配置於該第一頂部電極與該底部電 極之該尖頭區域之該第一部分之間以界定一第一記憶體元件，且該間隔物區域之該第一部分係橫向地位於該尖頭區域之該第一部分下方之該底部電極之一第一部分與該第一電解質區域之一各自部分之間；及(b)該底部電極之該尖頭區域之一第二部分及該間隔物區域之一對應第二部分上之一第二電解質區域及第二頂部電極，使得該第二電解質區域係配置於該第二頂部電極與該底部電極之該尖頭區域之該第二部分之間以界定一第二記憶體元件，且該間隔物區域之該第二部分係橫向地位於該尖頭區域之該第二部分下方之該底部電極之一第二部分與該第二電解質區域之一各自部分之間。
  15. 如請求項14之方法，其中移除該間隔物層之一部分包括：移除該間隔物層之一部分，使得剩餘間隔物區域僅部分地沿該底部電極側壁之一高度向上延伸。
  16. 如請求項14之方法，其中該間隔物層包括一介電材料。
  17. 如請求項14之方法，其中該第二電解質區域及該第二頂部電極係實體上與該第一電解質區域及該第一頂部電極分離。
  18. 如請求項14之方法，其中該電阻式記憶體單元係一導電橋接記憶體(CBRAM)單元或一電阻式RAM(ReRAM)單元。
  19. 一種形成一陣列之記憶體元件之方法，其包括：在一基板上形成一底部電極層；使該底部電極層之複數個曝露區域氧化以形成彼此隔開之複數個氧化物區域；移除相鄰氧化物區域之間的該底部電極層之區域，藉此形成複數個底部電極，各底部電極具有一側壁、及該底部電極之一上側處之一各自氧化物區域、及相鄰於該各自氧化物區域之該 側壁之一頂部處之至少一尖頭區域；將一間隔物層沈積於該複數個底部電極及該等各自氧化物區域上；移除該間隔物層之部分，使得一間隔物區域保持橫向地相鄰於各個底部電極之該側壁；對於各底部電極，形成一對記憶體元件，各記憶體元件由該底部電極尖頭之一各自區域、一各自頂部電極、及配置於該各自區域與該各自頂部電極之間的一電解質區域界定，且一各自間隔物區域橫向地位於該尖頭區域下方之該底部電極側壁之一部分與該電解質區域之一各自部分之間。
  20. 如請求項19之方法，其中各記憶體元件係一導電橋接記憶體(CBRAM)單元或一電阻式RAM(ReRAM)單元。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109678B2 (en) * 2016-02-04 2018-10-23 Synopsys, Inc. Integrated circuit system with memory support and method of manufacture thereof
US10903421B2 (en) 2018-10-01 2021-01-26 International Business Machines Corporation Controlling filament formation and location in a resistive random-access memory device
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
US11730070B2 (en) 2019-02-27 2023-08-15 International Business Machines Corporation Resistive random-access memory device with step height difference
KR20210091862A (ko) 2020-01-14 2021-07-23 삼성디스플레이 주식회사 유기금속 화합물 및 이를 포함한 유기 발광 소자
US20230052035A1 (en) * 2021-08-12 2023-02-16 Globalfoundries Singapore Pte. Ltd. Non-volatile memory device with filament confinement

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5687112A (en) 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6147395A (en) 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US5986931A (en) 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
US5790455A (en) 1997-01-02 1998-08-04 John Caywood Low voltage single supply CMOS electrically erasable read-only memory
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US6300183B1 (en) 1999-03-19 2001-10-09 Microchip Technology Incorporated Independently programmable memory segments within a PMOS electrically erasable programmable read only memory array achieved by N-well separation and method therefor
US6943365B2 (en) 1999-03-25 2005-09-13 Ovonyx, Inc. Electrically programmable memory element with reduced area of contact and method for making same
KR100297734B1 (ko) 1999-07-07 2001-11-01 윤종용 반도체 집적회로의 트렌치 소자분리 방법
US6567293B1 (en) 2000-09-29 2003-05-20 Ovonyx, Inc. Single level metal memory cell using chalcogenide cladding
US7521175B2 (en) 2001-06-14 2009-04-21 The Regents Of The University Of California Mutations in the Bcr-Abl tyrosine kinase associated with resistance to STI-571
US6670628B2 (en) 2002-04-04 2003-12-30 Hewlett-Packard Company, L.P. Low heat loss and small contact area composite electrode for a phase change media memory device
TWI233204B (en) 2002-07-26 2005-05-21 Infineon Technologies Ag Nonvolatile memory element and associated production methods and memory element arrangements
KR100481866B1 (ko) 2002-11-01 2005-04-11 삼성전자주식회사 상변환 기억소자 및 그 제조방법
US6890833B2 (en) 2003-03-26 2005-05-10 Infineon Technologies Ag Trench isolation employing a doped oxide trench fill
US6914255B2 (en) 2003-08-04 2005-07-05 Ovonyx, Inc. Phase change access device for memories
US7928420B2 (en) * 2003-12-10 2011-04-19 International Business Machines Corporation Phase change tip storage cell
US7326951B2 (en) 2004-12-16 2008-02-05 Macronix International Co., Ltd. Chalcogenide random access memory
US7671356B2 (en) 2005-11-03 2010-03-02 Elpida Memory, Inc. Electrically rewritable non-volatile memory element and method of manufacturing the same
JP4017650B2 (ja) 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
JP4061328B2 (ja) 2005-12-02 2008-03-19 シャープ株式会社 可変抵抗素子及びその製造方法
US20070267618A1 (en) 2006-05-17 2007-11-22 Shoaib Zaidi Memory device
US7466591B2 (en) 2006-06-01 2008-12-16 Microchip Technology Incorporated Method for programming and erasing an array of NMOS EEPROM cells that minimizes bit disturbances and voltage withstand requirements for the memory array and supporting circuits
US20080012079A1 (en) 2006-07-17 2008-01-17 Shoaib Zaidi Memory cell having active region sized for low reset current and method of fabricating such memory cells
US7981759B2 (en) 2007-07-11 2011-07-19 Paratek Microwave, Inc. Local oxidation of silicon planarization for polysilicon layers under thin film structures
TWI392087B (zh) 2007-07-26 2013-04-01 Ind Tech Res Inst 固態電解質記憶元件及其製造方法
DE102007049786A1 (de) 2007-10-17 2009-04-23 Qimonda Ag Integrierte Schaltung, Speicherzellenarray, Speicherzelle, Verfahren zum Betreiben einer integrierten Schaltung, sowie Verfahren zum Herstellen einer integrierten Schaltung
KR100983175B1 (ko) * 2008-07-03 2010-09-20 광주과학기술원 산화물막과 고체 전해질막을 구비하는 저항 변화 메모리소자, 및 이의 동작방법
KR100996172B1 (ko) * 2008-07-24 2010-11-24 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
US7888165B2 (en) 2008-08-14 2011-02-15 Micron Technology, Inc. Methods of forming a phase change material
US8063394B2 (en) 2008-10-08 2011-11-22 Qimonda Ag Integrated circuit
EP2202816B1 (en) 2008-12-24 2012-06-20 Imec Method for manufacturing a resistive switching memory device
TWI401796B (zh) 2008-12-30 2013-07-11 Ind Tech Res Inst 導通微通道記憶體元件及其製造方法
TWI394231B (zh) 2009-02-03 2013-04-21 Nanya Technology Corp 非揮發性記憶體胞元及其製造方法
CN101794860B (zh) 2009-02-04 2013-07-10 财团法人工业技术研究院 导通微通道存储器元件及其制造方法
JP5446393B2 (ja) 2009-04-02 2014-03-19 ソニー株式会社 記憶素子とその製造方法および半導体記憶装置
US8084760B2 (en) 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
KR101070291B1 (ko) 2009-12-18 2011-10-06 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
CN102130145B (zh) 2010-01-12 2013-07-17 中芯国际集成电路制造(上海)有限公司 相变存储器及其制造方法
JP2011146632A (ja) 2010-01-18 2011-07-28 Toshiba Corp 不揮発性記憶装置及びその製造方法
US8134139B2 (en) 2010-01-25 2012-03-13 Macronix International Co., Ltd. Programmable metallization cell with ion buffer layer
JP5079927B2 (ja) 2010-02-23 2012-11-21 パナソニック株式会社 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置
US8541765B2 (en) 2010-05-25 2013-09-24 Micron Technology, Inc. Resistance variable memory cell structures and methods
US9029825B2 (en) 2010-06-16 2015-05-12 Nec Corporation Semiconductor device and manufacturing method for semiconductor device
WO2012057772A1 (en) 2010-10-29 2012-05-03 Hewlett-Packard Development Company, L.P. Memristive devices and memristors with ribbon-like junctions and methods for fabricating the same
JP5270046B2 (ja) 2011-01-20 2013-08-21 パナソニック株式会社 抵抗変化素子およびその製造方法
CN102738386A (zh) 2011-03-31 2012-10-17 中国科学院微电子研究所 阻变存储器及其制造方法
US8531867B2 (en) 2011-05-05 2013-09-10 Adesto Technologies Corporation Conductive filament based memory elements and methods with improved data retention and/or endurance
US8816314B2 (en) 2011-05-13 2014-08-26 Adesto Technologies Corporation Contact structure and method for variable impedance memory element
KR101802434B1 (ko) 2011-05-17 2017-11-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
US8598562B2 (en) 2011-07-01 2013-12-03 Micron Technology, Inc. Memory cell structures
US8941089B2 (en) 2012-02-22 2015-01-27 Adesto Technologies Corporation Resistive switching devices and methods of formation thereof
US8946078B2 (en) 2012-03-22 2015-02-03 United Microelectronics Corp. Method of forming trench in semiconductor substrate
KR101911361B1 (ko) 2012-06-18 2019-01-04 삼성전자주식회사 멀티 레벨 셀을 갖는 비-휘발성 메모리소자 및 그 형성 방법
CN103035840A (zh) 2012-12-19 2013-04-10 北京大学 阻变存储器及其制备方法
US9349950B2 (en) * 2013-03-13 2016-05-24 Microchip Technology Incorporated Resistive memory cell with trench-shaped bottom electrode
US9444040B2 (en) 2013-03-13 2016-09-13 Microchip Technology Incorporated Sidewall type memory cell
US20150236527A1 (en) 2013-11-25 2015-08-20 Mada Energie Llc Asymmetric dispatching systems, devices, and methods
US9318702B2 (en) 2014-02-19 2016-04-19 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area
US9412942B2 (en) 2014-02-19 2016-08-09 Microchip Technology Incorporated Resistive memory cell with bottom electrode having a sloped side wall
US9269606B2 (en) 2014-02-19 2016-02-23 Microchip Technology Incorporated Spacer enabled active isolation for an integrated circuit device
US9385313B2 (en) 2014-02-19 2016-07-05 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area

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