JP2018500754A - 縮小された伝導性経路面積／増進された電場のためのスペーサ領域を有する抵抗メモリセル - Google Patents

縮小された伝導性経路面積／増進された電場のためのスペーサ領域を有する抵抗メモリセル Download PDF

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Abstract

好ましくは、ＣＢＲＡＭまたはＲｅＲＡＭアレイのための抵抗メモリセルを形成する提案された方法は、伝導性層を形成するステップと、露出面積を酸化させるステップと、尖端または縁領域（１１４）を有する底部電極（１０２）を形成するように、酸化領域（１１０）に近接する伝導性層の領域を除去するステップとを含む。電気絶縁ミニスペーサ（１１８）は、底部電極に隣接して形成され、電解質領域（１２０Ａ）および上部電極（１２２Ａ）は、メモリ要素を画定するように、底部電極ならびにミニスペーサの上に形成される。メモリ要素は、電解質領域を介して底部電極尖端領域から上部電極まで伝導性フィラメント／空孔連鎖経路（ＣＰ）を画定する。ミニスペーサは、伝導性フィラメント／空孔連鎖経路のための有効面積もしくは閉込ゾーンを減少させる。

Description

（関連出願）
本願は、２０１４年２月１９日に出願された同時係属中の米国出願第１４／１８４，３３１号（「‘３３１非仮出願」）の一部継続出願であり、２０１４年１１月２６日に出願された米国仮出願第６２／０８５，０７５号（「‘０７５仮出願」）に対する優先権を主張するものである。また、本願は、同時係属中の米国非仮出願第１４／１８４，２６８号（「‘２６８非仮出願」）に関連している。‘３３１非仮出願、‘０７５仮出願、‘２６８非仮出願の全内容は、参照により本明細書中に援用される。
本開示は、抵抗メモリセル、例えば、伝導性経路（例えば、伝導性フィラメントまたは空孔連鎖）の形成のための縮小面積を有し、伝導性経路面積をさらに縮小し、および／または電場を増進するためのスペーサ領域を含む、伝導性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）もしくは抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）セルに関する。
伝導性ブリッジメモリ（ＣＢＲＡＭ）および抵抗ＲＡＭ（ＲｅＲＡＭ）セル等の抵抗メモリセルは、従来のフラッシュメモリセルと比べてスケーリングならびに費用利点を提供する、新しいタイプの不揮発性メモリセルである。ＣＢＲＡＭは、固体電解質内のイオンの物理的再配置に基づく。ＣＢＲＡＭメモリセルは、それらの間に電解質の薄膜を伴って、一方は不活性（例えば、タングステン）であり、他方は電気化学的に活性である（例えば、銀または銅）である、２つの固体金属電極で作製されることができる。ＣＢＲＡＭセルの基本的着想は、非伝導フィルムにわたるバイアス電圧の印加を通した、常時非伝導フィルムにわたる単一または非常に少ないナノメートル規模のイオンのいずれかによって形成される、プログラム可能伝導フィラメントを作成することである。非伝導フィルムは、バッテリと同様に酸化／還元プロセスを通してフィラメントを作成するため、電解質と称される。ＲｅＲＡＭセルでは、伝導は、絶縁体内の空孔連鎖の作成を通したものである。フィラメント／空孔連鎖の作成が、オン状態（電極間の高伝導）を生成する一方で、フィラメント／空孔連鎖の溶解は、電解質／絶縁体をその非伝導性オフ状態に戻すように、ジュール加熱電流を伴う類似極性または反対極性であるが小電流を印加することによるものである。
広範囲の材料が、電解質および電極の両方のための抵抗メモリセルにおける可能な使用について実証されている。一実施例は、Ｃｕが活性金属源電極であり、ＳｉＯｘが電解質である、Ｃｕ／ＳｉＯｘ系セルである。
抵抗メモリセルが直面している１つの一般的な問題は、オン状態保持、すなわち、特に、メモリ部品が典型的に適性化されるであろう高温（８５Ｃ／１２５Ｃ）において安定する伝導性経路（フィラメントまたは空孔連鎖）の能力である。
図１は、上部電極と底部電極との間に配列された電解質または中間電極１４（例えば、ＳｉＯ２ ）を伴って、底部電極１２（例えば、タングステン）の上に配列された上部電極１０（例えば、タングステン）を有する、従来のＣＢＲＡＭセルＩＡを示す。伝導性フィラメント１８は、バイアス電圧がセルＩＡに印加されるときに、電解質１４を通して底部電極１２から上部電極１０まで伝播する。本構造は、種々の潜在的限界または欠点を有する。例えば、本明細書ではＡｐｐとして示される有効フィラメント形成面積と称される、フィラメント形成のための有効断面積、または代替として、「閉込ゾーン」は、比較的広くて拘束されておらず、フィラメント形成面積を外因性欠陥の影響を受けやすくする。また、比較的広い面積に起因して、マルチフィラメントルート形成が起こり得、より弱い（あまり頑丈ではない）フィラメントにつながり得る。一般に、底部電極１２から上部電極１０までのフィラメント伝播距離（この場合、「ｙ」によって示される、電解質１４の厚さ）に対する有効フィラメント形成面積Ａｐｐの直径または幅（「ｘ」によって示される）の間の比が大きいほど、マルチルートフィラメント形成の可能性が高くなる。さらに、大きい電解質体積がフィラメントを囲繞し、フィラメントのための拡散経路を提供し、したがって、不良な保持を提供し得る。したがって、伝導性経路が形成される電解質材料の体積を制限することは、空間的閉込に起因して、より頑丈なフィラメントを提供し得る。伝導性経路が形成される電解質材料の体積は、底部電極１２と電解質１４との間で接触している面積を縮小することによって制限され得る。
本明細書で使用されるように、「伝導性経路」は、（例えば、ＣＢＲＡＭセル内の）伝導性フィラメント、（例えば、酸素空孔ベースのＲｅＲＡＭセル内の）空孔連鎖、または（典型的には、底部電極と上部電極との間に配列される電解質層または領域を通して）不揮発性メモリのセルの底部および上部電極を接続するための任意の他のタイプの伝導性経路を指す。
本明細書で使用されるように、「電解質層」または「電解質領域」は、それを通して伝導性経路が伝播する、底部電極と上部電極との間の電解質／絶縁体／メモリ層または領域を指す。
図２は、ＣＢＲＡＭセル形成のある原理を示す。伝導性経路１８は、側方に形成されて成長するか、または複数の並行経路に分岐する。さらに、伝導性経路の場所は、各プログラム／消去サイクルとともに変化し得る。これは、限界切替性能、可変性、高温保持問題、および／または切替耐久性に寄与し得る。切替容量を制限することは、動作の利益になることが示されている。これらの原理は、ＲｅＲＡＭおよびＣＢＲＡＭセルに該当する。これらの技術の採用のための主要な障害は、切替一様性である。
図３Ａおよび３Ｂは、（例えば、１トランジスタ・１抵抗メモリ要素（１Ｔ１Ｒ）アーキテクチャを有する）ＣＢＲＡＭセルのための例示的な公知の底部電極構成１Ｂの概略図ならびに電子顕微鏡画像を示す。本実施例では、底部電極１２は、円筒ビア、例えば、Ｔｉ／ＴｉＮライナを伴うタングステン充填ビアである。底部電極１２は、上記で議論される問題もしくは不利点のうちの１つまたはそれを上回るものにつながり得る、例えば、約３０，０００ｎｍ２の比較的広い有効フィラメント形成面積Ａｐｐまたは閉込ゾーンを提供し得る。
いくつかの実施形態は、より一貫したフィラメント形成を提供し、したがって、電圧およびセル予測可能性をプログラムすることの一貫性を向上させ得る、公知のセルよりも精密に電場を集束させる、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルを提供する。例えば、いくつかの実施形態は、伝導性経路の形成のための縮小面積を有する、抵抗メモリセル（および形成されたメモリセル／メモリセルアレイ）を形成するための方法を提供し、その縮小伝導性経路面積は、底部電極先端領域と上部電極との間に形成された電解質領域を介して、底部電極に形成された先端領域（または複数の領域）から対応する上部電極領域まで延在する、経路によって画定される。
いくつかの実施形態は、薄いスペーサ領域または「ミニスペーサ」を、底部電極構造の１つもしくは複数の側方側上で、底部電極と電解質層との間のセル構造に適用するという特徴を含む。スペーサ領域は、電気絶縁材料、例えば、誘電体または任意の他の好適な材料から形成されてもよい。したがって、絶縁スペーサは、電解質領域を介した底部電極と上部電極との間のフィラメント形成のための利用可能または可能な面積を減少させ得る。いくつかの実施形態では、底部電極の有効断面積または「閉込ゾーン」は、公知の抵抗メモリセルと比較して縮小され得る。例えば、閉込ゾーンは、１，０００ｎｍ２未満、１００ｎｍ２未満、１０ｎｍ２未満、またはさらに１ｎｍ２未満まで縮小されてもよい。これは、デバイス特性を向上させ得る、底部電極の先端までのフィラメント形成の制限を増加させ得、増進した電場力に依拠する技法と比べて向上を提供し得る。
一実施形態は、基板上に底部電極層を形成するステップと、酸化物領域を形成するように、底部電極層の露出領域を酸化させるステップと、酸化物領域に近接する底部電極層の領域を除去し、それによって、側壁と、酸化物領域に隣接する側壁の上部における尖端領域とを有する、底部電極を形成するステップと、少なくとも底部電極の尖端領域および隣接酸化物領域の上にスペーサ層を堆積させるステップと、スペーサ領域が底部電極の側壁に側方に隣接したままであるように、スペーサ層の一部を除去するステップと、電解質領域が上部電極と底部電極の尖端領域との間に配列されるように、少なくともスペーサ領域、底部電極の尖端領域、および隣接酸化物領域の上に、電解質領域ならびに上部電極を形成するステップとを含む、抵抗メモリセルを形成する方法を提供する。
別の実施形態は、基板上に底部電極層を形成するステップと、相互から離間された複数の酸化物領域を形成するように、底部電極層の複数の露出領域を酸化させるステップと、隣接酸化物領域の間の底部電極層の領域を除去し、それによって、複数の底部電極を形成するステップであって、各底部電極は、側壁と、底部電極の上側におけるそれぞれの酸化物領域と、それぞれの酸化物領域に隣接する側壁の上部における少なくとも１つの尖端領域とを有する、ステップと、複数の底部電極およびそれぞれの酸化物領域の上にスペーサ層を堆積させるステップと、スペーサ領域がそれぞれの底部電極の側壁に側方に隣接したままであるように、スペーサ層の一部を除去するステップと、複数の底部電極、スペーサ領域、およびそれぞれの酸化物領域の上に、電解質層ならびに上部電極層を形成するステップと、各底部電極ならびにそれぞれの酸化物領域上に電解質領域および上部電極を形成するように、電解質層および上部電極層の一部を除去し、それによって、セルのアレイを形成するステップであって、各セルは、それぞれの底部電極と、それぞれの酸化物領域と、それぞれの電解質領域と、それぞれの上部電極とを含む、ステップとを含み、セル毎に、それぞれの電解質領域は、それぞれの底部電極の尖端領域とそれぞれの上部電極との間に配列され、それによって、それぞれの電解質領域を通したそれぞれの底部電極の尖端領域からそれぞれの上部電極までの少なくとも１つの伝導性フィラメントまたは空孔連鎖の形成のための経路を提供し、スペーサ領域は、先端領域の下方の底部電極側壁の一部と電解質領域のそれぞれの部分との間で側方に位置する、セルのアレイを形成する方法を提供する。
別の実施形態は、基板上に底部電極層を形成するステップと、酸化物領域を形成するように、底部電極層の露出領域を酸化させるステップと、酸化物領域に近接する底部電極層の領域を除去し、それによって、側壁と、酸化物領域に隣接する側壁の上部における尖端領域とを有する、底部電極を形成するステップと、少なくとも底部電極の尖端領域および隣接酸化物領域の上にスペーサ層を堆積させるステップと、スペーサ領域が底部電極の側壁に側方に隣接したままであるように、スペーサ層の一部を除去するステップと、（ａ）第１の電解質領域が、第１のメモリ要素を画定するよう、第１の上部電極と底部電極の尖端領域の第１の部分との間に配列され、スペーサ領域の第１の部分が、尖端領域の第１の部分の下方の底部電極の第１の部分と第１の電解質領域のそれぞれの部分との間で側方に位置するように、底部電極の尖端領域の第１の部分およびスペーサ領域の対応する第１の部分の上に、第１の電解質領域ならびに第１の上部電極を形成するステップと、（ｂ）第２の電解質領域が、第２のメモリ要素を画定するよう、第２の上部電極と底部電極の尖端領域の第２の部分との間に配列され、スペーサ領域の第２の部分が、尖端領域の第２の部分の下方の底部電極の第２の部分と第２の電解質領域のそれぞれの部分との間で側方に位置するように、底部電極の尖端領域の第２の部分およびスペーサ領域の対応する第２部分の上に、第２の電解質領域ならびに第２の上部電極を形成するステップとを含む、抵抗メモリセルを形成する方法を提供する。
別の実施形態は、基板上に底部電極層を形成するステップと、相互から離間された複数の酸化物領域を形成するように、底部電極層の複数の露出領域を酸化させるステップと、隣接酸化物領域の間の底部電極層の領域を除去し、それによって、複数の底部電極を形成するステップであって、各底部電極は、側壁と、底部電極の上側におけるそれぞれの酸化物領域と、それぞれの酸化物領域に隣接する側壁の上部における少なくとも１つの尖端領域とを有する、ステップと、複数の底部電極およびそれぞれの酸化物領域の上にスペーサ層を堆積させるステップと、スペーサ領域がそれぞれの底部電極の側壁に側方に隣接したままであるように、スペーサ層の一部を除去するステップと、底部電極毎に、一対のメモリ要素を形成するステップであって、各メモリ要素は、底部電極尖端のそれぞれの領域、それぞれの上部電極、およびその間に配列された電解質領域によって画定され、それぞれのスペーサ領域は、先端領域の下方の底部電極側壁の一部と電解質領域のそれぞれの部分との間で側方に位置する、ステップとを含む、メモリ要素のアレイを形成する方法を提供する。
別の実施形態は、基板上に形成される底部電極と、底部電極に隣接する酸化物領域であって、底部電極は、側壁と、酸化物領域に近接する側壁の上部における尖端領域とを有する、酸化物領域と、底部電極側壁に側方に隣接する誘電体スペーサ領域と、第１の電解質領域が、第１のメモリ要素を画定するように、第１の上部電極と底部電極の尖端領域の第１の部分との間に配列され、スペーサ領域の第１の部分が、尖端領域の第１の部分の下方の底部電極の第１の部分と第１の電解質領域のそれぞれの部分との間で側方に位置する、底部電極の尖端領域の第１の部分およびスペーサ領域の対応する第１の部分の上に形成される、第１の電解質領域ならびに第１の上部電極と、第２の電解質領域が、第２のメモリ要素を画定するように、第２の上部電極と底部電極の尖端領域の第２の部分との間に配列され、スペーサ領域の第２の部分が、尖端領域の第２の部分の下方の底部電極の第２の部分と第２の電解質領域のそれぞれの部分との間で側方に位置する、底部電極の尖端領域の第２の部分およびスペーサ領域の対応する第２部分の上に形成される、第２の電解質領域ならびに第２の上部電極とをそれぞれ含む、抵抗メモリ構造のアレイを提供する。
例示的実施形態が、図面を参照して以下で議論される。
図１は、例示的な従来のＣＢＲＡＭセルを示す。 図２は、ＣＢＲＡＭセル形成のある原理を示す。 図３Ａおよび３Ｂは、例示的な公知のＣＢＲＡＭセル構成の概略図ならびに電子顕微鏡画像を示す。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図４Ａ−４Ｍは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための例示的方法を図示する。 図５Ａは、一実施形態による、第１の例示的上部電極接触構成を図示する。 図５Ｂは、別の実施形態による、第２の例示的上部電極接触構成を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。 図６Ａ−６Ｏは、本発明の一実施形態による、抵抗メモリセル、例えば、ＣＢＲＡＭまたはＲｅＲＡＭセルのアレイを形成するための別の例示的方法を図示する。
図４Ａ−４Ｍは、一実施形態による、抵抗メモリセル、例えば、伝導性ブリッジメモリ（ＣＢＲＡＭ）および抵抗ＲＡＭ（ＲｅＲＡＭ）セルのアレイを形成するための例示的方法を図示する。図４Ａに示されるように、誘電体基板１００（例えば、ＳｉＯ２）は、任意の好適な技法を使用して形成される。次に、図４Ｂに示されるように、底部電極層１０２および硬質マスク層１０４は、誘電体基板１００の上に堆積または形成される。底部電極層１０２は、１つまたは複数の任意の好適な伝導性材料、例えば、ポリシリコン、ドープされたポリシリコン、非晶質シリコン、ドープされた非晶質シリコン、もしくは任意の他の好適な材料を含んでもよく、任意の好適な様式で堆積または形成されてもよい。硬質マスク層１０４は、任意の好適な材料（例えば、窒化ケイ素）から形成されてもよく、当技術分野で公知であるような任意の好適な様式で堆積または形成されてもよい。
次に、図４Ｃに示されるように、硬質マスク層１０４は、例えば、任意の好適なフォトリソグラフィ技法を使用して、硬質マスク層１０４の上にフォトレジスト層１０６を形成してパターン化することによって、パターン化される。示されるように、硬質マスク層１０４のある面積が、パターン化されたフォトレジスト層１０６を通して露出される。次に、図４Ｄに示されるように、フォトレジスト層１０６および図４Ｃに示される露出面積に対応する硬質マスク層１０４の部分を除去し、それによって、開口部１０５のアレイを有する、パターン化された硬質マスク１０４Ａを形成するように、エッチングプロセスが行われる。
図４Ｃおよび４Ｄのパターン化ならびにエッチングプロセスは、開口部１０５が任意の所望のサイズおよび形状を有するように選択されてもよい。例えば、開口部１０５は、（底部電極層１０２と平行な平面内に）円形または卵形断面を有し、したがって、円筒または伸長円筒開口部１０５を提供し得る。別の実施例として、開口部１０５は、（底部電極層１０２と平行な平面内に）長方形または別様に伸長断面を有し、したがって、伸長トレンチ型開口部１０５を提供し得る。開口部１０５は、任意の他の好適な形状およびサイズを有してもよい。
次に、図４Ｅに示されるように、パターン化された硬質マスク１０４Ａ内の開口部１０５を通して露出される底部電極層１０２の面積を酸化させ、それによって、いくつかの離間酸化物領域１１０を形成するように、酸化プロセスが行われる。いくつかの実施形態では、各酸化物領域１１０は、底部電極層１０２と垂直に延在する断面（すなわち、図４Ｅに示される断面）で、略卵形、丸みを帯びた、湾曲、または別様に非直交形状を有してもよい。
次に、図４Ｆに示されるように、硬質マスク１０４Ａは、除去され、残りの底部電極層１０２ならびに酸化物領域１１０は、離間底部電極１０２Ａおよび対応する酸化物領域１１０のアレイを形成するようにエッチングされる。代替として、硬質マスク１０４Ａは、底部電極１０２Ａのエッチング中に除去されてもよい。底部電極層１０２および酸化物領域１１０は、例えば、スタックの上方にパターン化されたマスクまたはフォトレジストを適用して利用することによって、もしくはマスクとして酸化物領域１１０自体を使用すること（例えば、非酸化底部電極材料に選択的なエッチングを使用すること）によって、任意の好適な様式でエッチングされてもよい。エッチングは、開口部１０５によって画定されるパターン（したがって、酸化物領域１１０のパターン）を辿るようにパターン化される場合もあり、されない場合もある。したがって、底部電極１０２Ａは、エッチングプロセスに先立った開口部１０５および酸化物領域１１０の形状ならびにサイズと対応する場合もあり、しない場合もある、任意の形状ならびにサイズを有してもよい。例えば、底部電極１０２Ａは、円形または卵形周辺を有する円筒もしくは伸長円筒形状、または伸長長方形周辺を有する長方形角柱形状を有してもよい。
加えて、エッチングの側方縁は、各酸化物領域１１０の側方または外周縁もしくは範囲に対して選択されてもよい。例えば、図４Ｅを参照すると、エッチングの側方縁は、鎖線Ｅ１によって示されるように、各酸化物領域１１０の外周縁と整合してもよい。代替として、エッチングの側方縁は、エッチング後の底部電極１０２Ａが、酸化物領域１１０の外周縁の側方に外側で領域を有するように、鎖線Ｅ２によって示されるように、各酸化物領域１１０の外周縁の外側で整合させられてもよい。代替として、エッチングの側方縁は、エッチングが酸化物領域１１０の外側部分を除去するように、鎖線Ｅ３によって示されるように、各酸化物領域１１０の外周縁の内側で整合させられてもよい。
図４Ｆを参照すると、各底部電極１０２Ａは、それぞれの酸化物領域に隣接する尖端領域１１４を有する。尖端領域１１４の形状は、酸化物領域１１０によって少なくとも部分的に画定されてもよい。例えば、酸化物領域１１０の垂直断面が、卵形である、または別様に基板１００に向かって下向きに湾曲する場合、酸化物領域１１０の側方周辺に向かった湾曲面積は、底部電極１０２Ａの尖端領域１１４の形状を画定することに役立つ。したがって、垂直面内で、尖端領域１１４は、図４Ｆに示されるように、９０度未満の角度を画定してもよい。
尖端領域１１４は、底部電極１０２Ａの側方周辺（例えば、円形、卵形、または長方形周辺）のまわりに部分的にまたは完全に延在してもよい。いくつかの実施形態では、底部電極１０２Ａの側方周辺は、複数の側面（例えば、４つの側面を画定する長方形周辺）を画定し、尖端領域１１４は、周辺側面のうちの１つ、２つ、３つ、またはそれを上回るものに沿って延在する。
次に、図４Ｇに示されるように、スペーサ層１１６が、底部電極１０２Ａ／酸化物層１１０のアレイの上に堆積させられる。スペーサ層１１６は、任意の電気絶縁材料、例えば、ＳｉＯｘ（例えば、ＳｉＯ２）、ＧｅＳ、ＣｕＳ、ＴａＯｘ、ＴｉＯ２、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｄＯ、ＨｆＯ、ＣｕＯ、Ａｌ２Ｏ３、または任意の他の好適な誘電材料等の誘電体を含んでもよい。スペーサ層１１６は、当業者に公知の任意の好適な様式で形成または堆積させられてもよい。
図４Ｈに示されるように、スペーサ層１１６は、各底部電極１０２Ａに隣接する少なくとも１つの残りのスペーサ領域１１８を画定するように、当業者に公知の任意の好適なエッチングプロセスを使用して、部分的にエッチングされてもよい。エッチングプロセスは、各底部電極１０２Ａに隣接するスペーサ領域１１８が、底部電極１０２Ａの周辺のまわりに完全にまたは部分的に延在するように、選択もしくは制御されてもよい。さらに、スペーサ層１１６は、各底部電極１０２Ａの周辺のまわりの異なる場所で複数のスペーサ領域１１８を画定するようにエッチングされてもよい。図４Ｈに示される実施例は、各底部電極１０２Ａに隣接する一対のスペーサ領域１１８Ａおよび１１８Ｂを含む。さらに、エッチングプロセスは、各スペーサ領域１１８が、図４Ｈに示され、かつ（以下で議論される）図４Ｍの実施例でより明確に示されるように、底部電極１０２Ａの隣接縁の高さまで部分的にのみ延在するように、選択または制御されてもよい。
次に、図４Ｉに示されるように、電解質層１２０ならびに上部電極層１２２は、底部電極１０２Ａおよび対応する酸化物領域１１０のアレイの上に形成される。電解質層１２０は、１つまたは複数の任意の好適な誘電もしくは記憶抵抗型材料、例えば、ＳｉＯｘ（例えば、ＳｉＯ２）、ＧｅＳ、ＣｕＳ、ＴａＯｘ、ＴｉＯ２、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｄＯ、ＨｆＯ、ＣｕＯ、Ａｌ２Ｏ３、または任意の他の好適な材料を含んでもよい。上部電極層１２２は、１つまたは複数の任意の好適な伝導性材料、例えば、Ａｇ、Ａｌ、Ｃｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ａｌ、Ｗ、もしくは任意の他の好適な材料を含んでもよく、任意の好適な様式で堆積または形成されてもよい。
次に、図４Ｊに示されるように、スタックは、例えば、好適なフォトリソグラフィ技法を使用して、上部電極層１２２の上にフォトマスク１３０を形成してパターン化することによって、パターン化される。示されるように、上部電極層１２２のある面積が、パターン化されたフォトマスク１３０を通して露出される。図示される実施形態では、パターン化されたフォトレジスト層１３０は、各下層底部電極１０２Ａ／酸化物領域１１０の一部のみを覆う。
次に、図４Ｋに示されるように、上部電極層１２２および電解質層１２０の露出部分を除去するように、エッチングプロセスが行われる。いくつかの実施形態では、エッチングは、酸化物領域１１０および底部電極１０２Ａの表面を露出しながら、酸化物領域１１０および下層底部電極１０２Ａが除去されないように、酸化物領域１１０に対して選択的であり得る。示されるように、上部電極層１２２および電解質層１２０の残りの部分は、各底部電極１０２Ａ／酸化物領域１１０構造のためのそれぞれの上部電極１２２Ａおよび電解質領域１２０Ａを画定する。マスク１３０によって覆われていないスペーサ領域１１８は、行われるエッチングの特定のタイプおよび範囲に応じて、エッチングされて取り除かれる場合もあり、そうではない場合もあり、または部分的にエッチングされて取り除かれる場合もあり、そうではない場合もある。図示される実施例では、各スペーサ領域１１８Ａは、部分的にエッチングされて取り除かれる。
次に、図４Ｌに示されるように、フォトマスク１３０の任意の残りの部分が、抵抗メモリセル１４０のアレイ１３８を残して除去されてもよい。各セル１４０は、上面に酸化物領域１１０を有する底部電極１０２Ａと、上部電極１２２Ａと、底部電極１０２Ａと上部電極１２２Ａとの間に配列される電解質領域１２０Ａとを含む。
１つのセル１４０の拡大図が、図４Ｍに示されている。示されるように、電解質領域１２０Ａは、底部電極１０２Ａの尖端領域１１４と上部電極１２２Ａとの間に配列され、電解質領域１２０Ａを通した底部電極１０２Ａの尖端領域１１４から上部電極１２２Ａまでの伝導性フィラメントまたは空孔連鎖の形成のための伝導性経路を提供し、該伝導性経路は、図示された鎖線矢印ＣＰによって示される。
図４Ｍはまた、各底部電極１０２Ａの側壁と電解質領域１２０Ａのそれぞれの横方向外向き部分との間で側方に配列される、本明細書に議論される技法によって形成される誘電体スペーサ領域１１８Ｂも示す。したがって、各スペーサ領域１１８Ｂは、電解質（メモリフィルム）を介した底部電極１０２Ａの側壁と上部電極との間のフィラメント形成のための利用可能または可能な面積を減少させ得、フィラメント形成を底部電極先端１１４にさらに制限し得る。示されるように、いくつかの実施形態では、各スペーサ領域１１８Ｂは、スペーサ領域１１８Ｂを含まない、電解質１２０Ａを介した底部電極先端１１４から上部電極１２２Ａまでの経路が画定されるように、底部電極側壁の高さまで部分的にのみ延在する。いくつかの実施形態では、各スペーサ領域１１８Ｂの高さは、底部電極１０２Ａの隣接縁の高さの５０％を上回るが、１００％未満である。特定の実施形態では、各スペーサ領域１１８Ｂの高さは、それぞれの底部電極１０２Ａの隣接縁の高さの７５％を上回るが、１００％未満である。したがって、残りのスペーサ領域１１８Ｂの上部は、底部電極１０２Ａの尖端１１４の下方に位置してもよい。
したがって、尖端領域１１４と、誘電体スペーサ領域１１８Ｂとを含む、セル１４０の構造は、比較的小さい、または拘束された、有効フィラメント形成面積ＡＦＦもしくは閉込ゾーンを画定してもよい。例えば、フィラメント伝播の方向と略垂直な平面内で測定される有効フィラメント形成面積ＡＦＦは、１，０００ｎｍ２未満であってもよい。いくつかの実施形態では、有効フィラメント形成面積ＡＦＦは、１００ｎｍ２未満である。特定の実施形態では、有効フィラメント形成面積ＡＦＦは、１０ｎｍ２未満、またはさらに１ｎｍ２未満である。本縮小閉込ゾーンは、より広い閉込ゾーンを有するセルと比較して、より予測可能かつ確実なフィラメント形成を伴う抵抗メモリセル（例えば、ＣＢＲＡＭまたはＲｅＲＡＭセル）を提供し得る。これは、以下の利益のうちの１つまたはそれを上回るもの、すなわち、より低い消去電流、低抵抗状態（ＬＲＳ）のより狭い分布、より高いオン／オフ比（ＨＲＳ／ＬＲＳ）、および向上した故障率を提供し得る。
上部電極１２２Ａは、任意の好適な接触方式を使用して、任意の好適な回路内で、またはそれに接続されてもよい。例えば、図５Ａおよび５Ｂは、上部電極１２２Ａに接触するための２つの例示的方式を図示する。第１に、図５Ａに示されるように、上部接点１５０は、それぞれの底部電極１０２Ａ／酸化物領域１１０の上方の各上部電極１２２Ａの上部分に接触し得るように形成されてもよい。第２に、図５Ｂに示されるように、上部接点１５０は、それぞれの底部電極１０２Ａ／酸化物領域１１０の側方の場所で各上部電極１２２Ａの下部分に接触するように形成されてもよい。上部接点１５０は、上部電極１２２Ａおよび他のセル構成要素に対して任意の他の好適な様式で配列されてもよい。
加えて、各底部電極１０２Ａが任意の好適なまたは従来の様式で（例えば、ワード線もしくはビット線に接続するために）接触させられ得ることを理解されたい。例えば、各底部電極１０２Ａは、メモリフィルムから陥凹状またはオフセットされた接点を落下させることによって、上方から接触させられてもよい。別の実施例として、各底部電極１０２Ａは、サリサイド活性シリコン領域上に直接、底部電極層１０２を堆積させ、次いで、ビット線の端部における活性領域に接触することによって、下方から接触させられてもよい。
図６Ａ−６Ｏは、別の実施形態による、抵抗メモリセル、例えば、伝導性ブリッジメモリ（ＣＢＲＡＭ）および抵抗ＲＡＭ（ＲｅＲＡＭ）セルのアレイを形成するための別の例示的方法を図示する。図６Ａ−６Ｏの方法は、概して、図４Ａ−４Ｍの方法に類似し得るが、各セル内に対応する一対のミニスペーサ領域１１８Ａおよび１１８Ｂを伴って、各セルに一対の底部電極尖端領域１１４を形成するステップを含んでもよい。
図６Ａ−６Ｇに示されるステップは、底部電極１０２Ａ／酸化物領域１１０のアレイの上に形成されたスペーサ層１１６を含む構造を形成するように、上記で議論される図４Ａ−４Ｇに示されるステップと類似または同一であり得る。本時点の後に、本方法は、以下で議論されるように、図４Ａ−４Ｇのものと異なり得る。
図６Ｈに示されるように、スペーサ層１１６は、各底部電極１０２Ａに隣接する一対の離間スペーサ領域１１８Ａおよび１１８Ｂを画定するように、当業者に公知の任意の好適なエッチングプロセスを使用して、部分的にエッチングされてもよい。例えば、一対のスペーサ領域１１８Ａおよび１１８Ｂは、各底部電極１０２Ａの反対端上に位置してもよい。エッチングプロセスは、各スペーサ領域１１８が、図６Ｈに示され、かつ（以下で議論される）図６Ｍの実施例でより明確に示されるように、底部電極１０２Ａの隣接縁の高さまで部分的にのみ延在するように、選択または制御されてもよい。
次に、図６Ｉに示されるように、電解質層１２０ならびに上部電極層１２２は、底部電極１０２Ａおよび対応する酸化物領域１１０のアレイの上に形成される。電解質層１２０は、１つまたは複数の任意の好適な誘電もしくは記憶抵抗型材料、例えば、ＳｉＯｘ（例えば、ＳｉＯ２）、ＧｅＳ、ＣｕＳ、ＴａＯｘ、ＴｉＯ２、Ｇｅ２Ｓｂ２Ｔｅ５、ＧｄＯ、ＨｆＯ、ＣｕＯ、Ａｌ２Ｏ３、または任意の他の好適な材料を含んでもよい。上部電極層１２２は、１つまたは複数の任意の好適な伝導性材料、例えば、Ａｇ、Ａｌ、Ｃｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ａｌ、Ｗ、もしくは任意の他の好適な材料を含んでもよく、任意の好適な様式で堆積または形成されてもよい。
次に、図６Ｊに示されるように、スタックは、例えば、好適なフォトリソグラフィ技法を使用して、上部電極層１２２の上にフォトマスク１３０を形成してパターン化することによって、パターン化される。示されるように、フォトマスク１３０は、各セル構造の中心面積が各間隙１３２を通して露出されている、各セル構造の上で間隙１３２によって分離される一対のフォトマスク領域１３０Ａおよび１３０Ｂを画定する様式で、パターン化されてもよい。さらに、各セル構造の上の一対のフォトマスク領域１３０Ａおよび１３０Ｂは、間隙１３３によって、隣接する一対のフォトマスク領域１３０Ａおよび１３０Ｂから分離される。
次に、図６Ｋに示されるように、上部電極層１２２の露出部分ならびに電解質層１２０の下層部分を除去するように、エッチングプロセスが、間隙１３２および１３３を通して行われる。いくつかの実施形態では、エッチングは、酸化物領域１１０および底部電極１０２Ａの表面を露出しながら、酸化物領域１１０および下層底部電極１０２Ａが除去されないように、酸化物領域１１０に対して選択的であり得る。示されるように、間隙１３３を通したエッチングは、相互から隣接セル構造を分離するように、隣接底部電極１０２Ａの間の上部電極層１２２および電解質層１２０の部分を除去する。加えて、間隙１３２を通したエッチングは、各酸化物領域１１０／底部電極１０２Ａの中心面積の上の上部電極層１２２および電解質層１２０の部分を除去し、それによって、各酸化物領域１１０／底部電極１０２Ａの上に、第２の上部電極１２２Ｂおよび第２の電解質領域１２０Ｂから物理的に分離される、第１の上部電極１２２Ａおよび第１の電解質領域１２０Ａを画定する。図６Ｍに関してさらに詳細に以下で議論されるように、第１の上部電極１２２Ａが、（第１の電解質領域１２０Ａを介して）底部電極１０２Ａの第１の領域と相互作用して、（図６Ｌおよび６Ｍに示される）第１のメモリ要素１４０Ａを画定するように配列される一方で、第２の上部電極１２２Ｂは、（第２の電解質領域１２０Ｂを介して）底部電極１０２Ａの第２の領域と相互作用して、（図６Ｌおよび６Ｍに示される）第２のメモリ要素１４０Ｂを画定するように配列される。したがって、エッチングプロセスは、各底部電極１０２Ａのための２つの明確に異なるメモリ要素１４０Ａおよび１４０Ｂを形成する。したがって、これは、底部電極につき単一のメモリ要素が形成される設計と比較して、メモリセルの密度を倍にし得る。
次に、図６Ｌに示されるように、各メモリセル構造１４０が、上記で議論されるように、一対のメモリ要素１４０Ａおよび１４０Ｂを画定する、抵抗メモリセル構造１４０のアレイ１３８を残して、フォトマスク１３０の任意の残りの部分が除去されてもよい。
１つのメモリセル構造１４０の拡大図が、図６Ｍに示されている。示されるように、メモリセル構造１４０は、一対のメモリ要素１４０Ａおよび１４０Ｂを画定する。第１のメモリ要素１４０Ａは、第１の上部電極１２２Ａ、底部電極１０２Ａの尖端領域１１４の第１の部分１１４Ａ、およびその間に配列される第１の電解質領域１２０Ａによって画定される。同様に、第２のメモリ要素１４０Ｂは、第２の上部電極１２２Ｂ、底部電極１０２Ａの尖端領域１１４の第２の部分１１４Ｂ、およびその間に配列される第２の電解質領域１２０Ｂによって画定される。本実施形態では、メモリ要素１４０Ａは、対応するメモリ要素１４０Ｂの鏡像である。他の実施形態では、メモリ要素１４０Ａは、例えば、それぞれの下層底部電極１０２Ａの中心からエッチング開口部１３２（参考に図６Ｋ参照）を偏移させることによって、または、例えば、不規則な形状のエッチング開口部１３２を形成することによって、その対応するメモリ要素１４０Ｂと異なる形状もしくは構造を有してもよい。
第１のメモリ要素１４０Ａは、電解質領域１２０Ａを通した底部電極１０２Ａの第１の尖端領域１１４Ａから上部電極１２２Ａまでの伝導性フィラメントまたは空孔連鎖の形成のための第１の伝導性経路ＣＰ１を提供する。同様に、第２のメモリ要素１４０Ｂは、電解質領域１２０Ｂを通した底部電極１０２Ａの第２の尖端領域１１４Ｂから上部電極１２２Ｂまでの伝導性フィラメントまたは空孔連鎖の形成のための第２の伝導性経路ＣＰ２を提供する。
図６Ｍはまた、底部電極１０２Ａの側壁と側方に外向きの第１の電解質領域１２０Ａとの間で側方に配列される誘電体スペーサ領域１１８Ａ、ならびに底部電極１０２Ａの側壁と側方に外向きの第２の電解質領域１２０Ｂとの間で側方に配列される誘電体スペーサ領域１１８Ａを伴って、本明細書で議論される技法によって形成される誘電体スペーサ領域１１８Ａおよび１１８Ｂも示す。したがって、各スペーサ領域１１８は、それぞれの電解質（メモリフィルム）１２０Ａ、１２０Ｂを介した底部電極１０２Ａとそれぞれの上部電極１２２Ａ、１２２Ｂとの間のフィラメント形成のための利用可能または可能な面積を減少させ得、フィラメント形成をそれぞれの底部電極先端１１４にさらに制限し得る。示されるように、いくつかの実施形態では、各スペーサ領域１１８Ａ、１１８Ｂは、それぞれのスペーサ領域１１８Ａ、１１８Ｂを含まない、それぞれの電解質１２０Ａ、１２０Ｂを介したそれぞれの底部電極先端１１４Ａ、１１４Ｂからそれぞれの上部電極１２２Ａ、１２２Ｂまでの経路が画定されるように、隣接底部電極側壁の高さまで部分的にのみ延在する。いくつかの実施形態では、各スペーサ領域１１８Ａ、１１８Ｂの高さは、底部電極１０２Ａの隣接縁の高さの５０％を上回るが、１００％未満である。特定の実施形態では、各スペーサ領域１１８Ａ、１１８Ｂの高さは、底部電極１０２Ａの隣接縁の高さの７５％を上回るが、１００％未満である。したがって、各スペーサ領域１１８Ａ、１１８Ｂの上部は、底部電極１０２Ａのそれぞれの尖端１１４の下方に位置してもよい。
したがって、それぞれの尖端領域１１４Ａまたは１１４Ｂと、対応するミニスペーサ領域１１８Ａまたは１１８Ｂとを含む、各メモリ要素１４０Ａおよび１４０Ｂの構造は、比較的小さい、または拘束された、有効フィラメント形成面積ＡＦＦもしくは閉込ゾーンを画定してもよい。例えば、フィラメント伝播の方向と略垂直な平面内で測定される、メモリ要素１４０Ａ／１４０Ｂ毎の有効フィラメント形成面積ＡＦＦは、１，０００ｎｍ２未満であってもよい。いくつかの実施形態では、各有効フィラメント形成面積ＡＦＦは、１００ｎｍ２未満である。特定の実施形態では、各有効フィラメント形成面積ＡＦＦは、１０ｎｍ２未満、またはさらに１ｎｍ２未満である。これらの縮小閉込ゾーンは、より広い閉込ゾーンを有するセルと比較して、より予測可能かつ確実なフィラメント形成を伴う抵抗メモリセル（例えば、ＣＢＲＡＭまたはＲｅＲＡＭセル）を提供し得る。これは、以下の利益のうちの１つまたはそれを上回るもの、すなわち、より低い消去電流、低抵抗状態（ＬＲＳ）のより狭い分布、より高いオン／オフ比（ＨＲＳ／ＬＲＳ）、および向上した故障率を提供し得る。
上部電極１２２Ａおよび１２２Ｂは、任意の好適な接触方式を使用して、任意の好適な回路内で、またはそれに接続されてもよい。例えば、上部接点は、図６Ｎならびに６Ｏに示されるように、上部電極１２２Ａおよび１２２Ｂと接触して形成されてもよい。第１に、図６Ｎに示されるように、誘電体層１４４は、メモリ要素１４０Ａおよび１４０Ｂのアレイの上に堆積させられてもよい。次いで、図６Ｏに示されるように、上部接点１５０Ａおよび１５０Ｂは、任意の好適な技法を使用して、誘電体層１４４に形成されてもよい。示されるように、各上部接点１５０Ａが、上部電極１２２Ａの上部分に接触する一方で、各上部接点１５０Ｂは、上部電極１２２Ｂの上部分に接触する。上部接点１５０は、上部電極１２２Ａおよび１２２Ｂならびに他のセル構成要素に対して任意の他の好適な様式で配列されてもよい。
加えて、各底部電極１０２Ａが任意の好適または従来の様式で（例えば、ワード線もしくはビット線に接続するために）接触させられ得ることを理解されたい。例えば、各底部電極１０２Ａは、メモリフィルムから陥凹状またはオフセットされた接点を落下させることによって、上方から接触させられてもよい。別の実施例として、各底部電極１０２Ａは、サリサイド活性シリコン領域上に直接、底部電極層１０２を堆積させ、次いで、ビット線の端部における活性領域に接触することによって、下方から接触させられてもよい。
開示される実施形態は、本開示で詳細に説明されるが、それらの精神および範囲から逸脱することなく、種々の変更、代用、ならびに改変が実施形態に行われ得ることを理解されたい。

Claims (20)

  1. 基板上に底部電極層を形成するステップと、
    酸化物領域を形成するように、前記底部電極層の露出領域を酸化させるステップと、
    前記酸化物領域に近接する前記底部電極層の領域を除去し、それによって、側壁と、前記酸化物領域に隣接する前記側壁の上部における尖端領域とを有する、底部電極を形成するステップと、
    少なくとも前記底部電極の前記尖端領域および隣接酸化物領域の上にスペーサ層を堆積させるステップと、
    スペーサ領域が前記底部電極の前記側壁に側方に隣接したままであるように、前記スペーサ層の一部を除去するステップと、
    電解質領域が上部電極と前記底部電極の前記尖端領域との間に配列されるように、少なくとも前記スペーサ領域、前記底部電極の前記尖端領域、および前記隣接酸化物領域の上に、前記電解質領域ならびに前記上部電極を形成するステップと、
    を含む、抵抗メモリセルを形成する方法。
  2. 前記電解質領域を介した前記底部電極の前記尖端領域と前記上部電極との間の直接経路は、前記スペーサ領域を含まない、請求項１に記載の方法。
  3. 前記スペーサ領域は、前記底部電極層の前記側壁と前記電解質領域との間で側方に位置する、請求項１または２に記載の方法。
  4. 前記スペーサ層の一部を除去するステップは、残りのスペーサ領域が前記底部電極側壁の高さまで部分的にのみ延在するように、前記スペーサ層の一部を除去するステップを含む、請求項３に記載の方法。
  5. 前記スペーサ層の一部を除去するステップは、残りのスペーサ領域の上部が前記底部電極の前記尖端の下方に位置するように、前記スペーサ層の一部を除去するステップを含む、前記請求項のうちの１項に記載の方法。
  6. 前記スペーサ層は、誘電材料を含む、前記請求項のうちの１項に記載の方法。
  7. 前記抵抗メモリセルは、伝導性ブリッジメモリ（ＣＢＲＡＭ）セルまたは抵抗ＲＡＭ（ＲｅＲＡＭ）セルである、前記請求項のうちの１項に記載の方法。
  8. 前記電解質領域は、前記底部電極の前記尖端領域から前記上部電極までの伝導性フィラメントまたは空孔連鎖の形成のための経路を提供する、前記請求項のうちの１項に記載の方法。
  9. 前記底部電極層と垂直な平面内の各酸化物領域の断面は、略卵形を有する、前記請求項のうちの１項に記載の方法。
  10. 前記底部電極の前記尖端領域の形状は、前記酸化物領域によって画定される、前記請求項のうちの１項に記載の方法。
  11. 基板上に底部電極層を形成するステップと、
    相互から離間された複数の酸化物領域を形成するように、前記底部電極層の複数の露出領域を酸化させるステップと、
    隣接酸化物領域の間の前記底部電極層の領域を除去し、それによって、複数の底部電極を形成するステップであって、各底部電極は、側壁と、前記底部電極の上側におけるそれぞれの酸化物領域と、前記それぞれの酸化物領域に隣接する前記側壁の上部における少なくとも１つの尖端領域とを有する、ステップと、
    前記複数の底部電極およびそれぞれの酸化物領域の上にスペーサ層を堆積させるステップと、
    スペーサ領域が各それぞれの底部電極の前記側壁に側方に隣接したままであるように、前記スペーサ層の一部を除去するステップと、
    前記複数の底部電極、スペーサ領域、およびそれぞれの酸化物領域の上に、電解質層ならびに上部電極層を形成するステップと、
    各底部電極ならびにそれぞれの酸化物領域上に電解質領域および上部電極を形成するように、前記電解質層および上部電極層の一部を除去し、それによって、セルのアレイを形成するステップであって、各セルは、それぞれの底部電極と、それぞれの酸化物領域と、それぞれの電解質領域と、それぞれの上部電極とを含む、ステップと、
    を含み、
    セル毎に、
    前記それぞれの電解質領域は、前記それぞれの底部電極の前記尖端領域と前記それぞれの上部電極との間に配列され、それによって、前記それぞれの電解質領域を通した前記それぞれの底部電極の尖端領域から前記それぞれの上部電極までの少なくとも１つの伝導性フィラメントまたは空孔連鎖の形成のための経路を提供し、
    前記スペーサ領域は、前記先端領域の下方の前記底部電極側壁の一部と前記電解質領域のそれぞれの部分との間で側方に位置する、
    セルのアレイを形成する方法。
  12. 前記電解質領域を介した前記底部電極の前記尖端領域と前記上部電極との間の直接経路は、前記スペーサ領域を含まない、請求項１１に記載の方法。
  13. 各スペーサ領域を除去するステップは、前記それぞれの底部電極側壁の高さまで部分的にのみ延在する、請求項１１または１２に記載の方法。
  14. 基板上に底部電極層を形成するステップと、
    酸化物領域を形成するように、前記底部電極層の露出領域を酸化させるステップと、
    前記酸化物領域に近接する前記底部電極層の領域を除去し、それによって、側壁と、前記酸化物領域に隣接する前記側壁の上部における尖端領域とを有する、底部電極を形成するステップと、
    少なくとも前記底部電極の前記尖端領域および隣接酸化物領域の上にスペーサ層を堆積させるステップと、
    スペーサ領域が前記底部電極の前記側壁に側方に隣接したままであるように、前記スペーサ層の一部を除去するステップと、
    （ａ）第１の電解質領域が、第１のメモリ要素を画定するよう、第１の上部電極と前記底部電極の前記尖端領域の第１の部分との間に配列され、前記スペーサ領域の第１の部分が、前記尖端領域の前記第１の部分の下方の前記底部電極の第１の部分と前記第１の電解質領域のそれぞれの部分との間で側方に位置するように、前記底部電極の前記尖端領域の前記第１の部分および前記スペーサ領域の対応する第１の部分の上に、前記第１の電解質領域ならびに第１の上部電極を形成するステップと、
    （ｂ）第２の電解質領域が、第２のメモリ要素を画定するよう、第２の上部電極と前記底部電極の前記尖端領域の第２の部分との間に配列され、前記スペーサ領域の第２の部分が、前記尖端領域の前記第２の部分の下方の前記底部電極の第２の部分と前記第２の電解質領域のそれぞれの部分との間で側方に位置するように、前記底部電極の前記尖端領域の前記第２の部分および前記スペーサ領域の対応する第２部分の上に、前記第２の電解質領域ならびに第２の上部電極を形成するステップと、
    を含む、抵抗メモリセルを形成する方法。
  15. 前記スペーサ層の一部を除去するステップは、残りのスペーサ領域が前記底部電極側壁の高さまで部分的にのみ延在するように、前記スペーサ層の一部を除去するステップを含む、請求項１４に記載の方法。
  16. 前記スペーサ層は、誘電材料を含む、請求項１４または１５に記載の方法。
  17. 前記第２の電解質領域および第２の上部電極は、前記第１の電解質領域および第１の上部電極から物理的に分離される、請求項１６に記載の方法。
  18. 前記抵抗メモリセルは、伝導性ブリッジメモリ（ＣＢＲＡＭ）セルまたは抵抗ＲＡＭ（ＲｅＲＡＭ）セルである、請求項１４〜１７のうちの１項に記載の方法。
  19. 基板上に底部電極層を形成するステップと、
    相互から離間された複数の酸化物領域を形成するように、前記底部電極層の複数の露出領域を酸化させるステップと、
    隣接酸化物領域の間の前記底部電極層の領域を除去し、それによって、複数の底部電極を形成するステップであって、各底部電極は、側壁と、前記底部電極の上側におけるそれぞれの酸化物領域と、前記それぞれの酸化物領域に隣接する前記側壁の上部における少なくとも１つの尖端領域とを有する、ステップと、
    前記複数の底部電極およびそれぞれの酸化物領域の上にスペーサ層を堆積させるステップと、
    スペーサ領域が各それぞれの底部電極の前記側壁に側方に隣接したままであるように、前記スペーサ層の一部を除去するステップと、
    各底部電極毎に、一対のメモリ要素を形成するステップであって、各メモリ要素は、前記底部電極尖端のそれぞれの領域、それぞれの上部電極、およびその間に配列された電解質領域によって画定され、それぞれのスペーサ領域は、前記先端領域の下方の前記底部電極側壁の一部と前記電解質領域のそれぞれの部分との間で側方に位置する、ステップと、
    を含む、メモリ要素のアレイを形成する方法。
  20. 各メモリ要素は、伝導性ブリッジメモリ（ＣＢＲＡＭ）セルまたは抵抗ＲＡＭ（ＲｅＲＡＭ）セルである、請求項１９に記載の方法。
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