CN102130145B - 相变存储器及其制造方法 - Google Patents

Abstract

一种相变存储器及其制造方法，其中相变存储器包括：相互垂直排布的字线、位线，以及位于字线与位线之间阵列排布的相变存储单元和选通管；其中，所述相变存储单元包括底部电极、顶部电极、以及底部电极与顶部电极之间的相变层；所述底部电极与选通管电连接，所述顶部电极与位线电连接；所述字线通过控制选通管选通相变存储单元；所述底部电极与相变层连接的一端呈楔形，具有楔尖，所述楔尖与相变层形成欧姆接触。与现有的相变存储器相比，本发明所述相变存储器在同等驱动电流下底部电极对相变层具有更优异的加热效果，从而提高了相变存储器的读写速度。

Description

相变存储器及其制造方法

技术领域

本发明涉及半导体存储器，特别涉及相变存储器(PCRAM，Phase changeRAM)及其制造方法。

背景技术

相变存储器作为一种新兴的不挥发存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器FLASH都具有较大的优越性，成为目前不挥发存储技术研究的焦点。相变存储技术的不断进步使之成为未来不挥发存储技术市场主流产品最有力的竞争者之一。

在相变存储器中，可以通过对记录了数据的相变层进行热处理，而改变存储器的值。构成相变层的相变材质会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。

随着集成电路制造技术的发展，半导体制造已经进入45nm技术阶段。现有的相变存储器均采用一选通管一存储单元结构(1T1R，T：transistor，R：RAM)，且选通管多用二极管来获得较大的驱动电流。公开号为CN1832190A的中国专利“使用二极管的相变存储器及制造方法”提供一种典型的相变存储器及其形成方法，所述相变存储器包括：

相互垂直的字线1、位线2以及相变存储单元3，选通管4；

所述相变存储单元包括底部电极301、顶部电极303、以及底部电极301与顶部电极303之间的相变层302；

选通管4一端与字线1电连接，另一端与底部电极301电连接，所述顶部电极303与位线2电连接。

在相变存储器中，相变层302的晶态转变过程需要较高的温度，一般使用底部电极301对相变层302进行加热，而顶部电极303仅起到互连作用。底部电极301对相变302的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储器一般采用大驱动电流，因此其写操作电流要达到1mA左右，然而驱动电流并不能无限制地上升，大驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化困难。还有一种提高加热效果的方法是，缩小底部电极301与相变层302的接触面积，提高接触电阻，从而在同等电流流过时，获得更大的发热量。

图1a至图1b为现有的相变存储器制造方法示意图。

如图1a所示，首先在半导体衬底上形成相互垂直的字线1、以及与字线1电连接且阵列排布的选通管4，然后在选通管4的表面形成介质层100。

如图1b所示，在在介质层100中形成阵列排布的通孔，所述通孔的底部露出选通管4。其中通孔的孔径即后续形成底部电极的直径，通孔顶部的开口面积，即底部电极与相变层的接触面积，因此通常将通孔的孔径作的很小。在所述通孔内填充金属，形成底部电极301；

然后在介质层100的表面制作相变层302，使得所述相变层302与底部电极301电连接，在相变层302上依次形成顶部电极以及位线。

现有工艺中存在如下问题：由于在等离子刻蚀过程中，总是存在一定的侧向刻蚀，因此随着通孔的深度增加，底部的孔径会越来越小，所述通孔的顶部孔径总是大于底部孔径，因此所形成的底部电极301总体上呈倒喇叭状，难以进一步缩小底部电极301与相变层302的接触面积。且底部电极301与选通管4之间的接触面积总是小于底部电极301与相变层302的接触面积，因此在电流流过时，大量的无用功耗以及发热量都产生在选通管4与底部电极301的连接处，影响器件的性能。

发明内容

本发明解决的问题是提供一种相变存储器结构，其相变存储单元中底部电极与相变层之间的接触面积较小，使得底部电极对相变层具有更优异的加热效果。

本发明提供的一种相变存储器，包括：

相互垂直排布的字线、位线，以及位于字线与位线之间阵列排布的相变存储单元和选通管；

其中，所述相变存储单元包括底部电极、顶部电极、以及底部电极与顶部电极之间的相变层；所述底部电极与选通管电连接，所述顶部电极与位线电连接；所述字线与选通管电连接，通过控制选通管选通相变存储单元；

所述底部电极与相变层连接的一端呈楔形，具有楔尖，所述楔尖与相变层形成欧姆接触。

作为可选方案，所述底部电极的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合；所述底部电极的楔尖具有楔角，优选的楔角范围为15～45度。

作为可选方案，所述底部电极形成于第一介质层以及第二介质层内，所述第一介质层位于选通管表面，第二介质层位于第一介质层表面；其中第一介质层以及第二介质层的材质为氧化硅、氮化硅或有机物绝缘层。

本发明提供的一种相变存储器的制造方法，包括：

提供半导体衬底，在半导体衬底上形成字线以及与字线连接且阵列排布的选通管；

在所述选通管的表面形成底部电极；所述底部电极远离于选通管的一端呈楔形，具有楔尖；

在所述底部电极上逐层形成相变层，与相变层电连接的顶部电极以及与顶部电极电连接的位线；所述位线与字线相互垂直排布；

所述底部电极的楔尖与相变层构成欧姆接触。

可选的，其中所述底部电极的形成方法包括：

在所述选通管的表面形成第一介质层；刻蚀所述第一介质层形成阵列排布的通孔，所述通孔的底部露出选通管；在所述通孔内填充导电物质形成第一电极；在所述第一电极的表面形成阵列排布的第二电极；所述第二电极呈楔形，且远离第一电极的另一侧具有楔尖；在所述第一介质层的表面形成第二介质层，所述第二介质层覆盖第二电极；减薄所述第二介质层直至露出第二电极的楔尖。

可选的，所述第二电极的形成方法包括：

在第一介质层的表面形成导电层；刻蚀所述导电层直至露出第一介质层，形成导电堤；所述导电堤的横截面呈梯形，底部横跨并覆盖于相邻两列第一电极的表面，顶部则对准所述相邻两列第一电极的间隙，且导电堤的底部宽度大于顶部宽度；在所述第一介质层以及导电堤的表面覆盖沉积第一掩膜层；减薄所述第一掩膜层直至露出导电堤的顶部表面；以第一掩膜层为掩膜刻蚀所述导电堤，直至露出第一介质层，在导电堤上形成侧壁垂直的凹槽；填充所述凹槽并覆盖第一掩膜层的表面形成填充层；在所述填充层的表面形成第二掩膜层，图形化所述第二掩膜层，使得所述第二掩膜层对准同一行的第一电极及其之间的间隙；以第二掩膜层为掩膜依次刻蚀所述填充层、第一掩膜层以及导电堤，直至露出第一介质层；去除所述第二掩膜层、填充层以及第一掩膜层，形成楔形的第二电极。

可选的，所述第一电极的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合。

可选的，所述导电层的材质与第一电极相同；采用化学气相沉积或者金属溅射工艺形成。

可选的，所述刻蚀导电层形成导电堤的方法包括：

在导电层的表面形成初掩膜层；图形化所述初掩膜层，使得初掩膜层在对准相邻两列的第一电极的间隙；以初掩膜层为掩膜对导电层进行RIE等离子刻蚀，直至露出第一介质层；去除初掩膜层。

可选的，所述初掩膜层为光刻胶，通过光刻显影图形化。所述RIE等离子刻蚀工艺参数为：输入含氩气体，压强0.5～2托，射频功率500～1000w，反应时间1～10分钟。

可选的，所述导电堤的梯形侧边倾角范围为45～75度。

可选的，所述第一掩膜层为硬掩膜；所述第一掩膜层通过化学气相沉积形成；所述减薄第一掩膜层直至露出导电堤的顶部的方法为化学机械抛光。

可选的，所述填充层为有机抗反射层，直接通过涂抹方式覆盖于凹槽内以及第一掩膜层的表面。

可选的，所述第二掩膜层为光刻胶，通过光刻显影图形化。

可选的，所述第一介质层以及第二介质层的材质为氧化硅、氮化硅或者有机绝缘层。所述减薄第二介质层直至露出第二电极的楔尖的方法为化学机械抛光。

本发明所提供的相变存储器中，底部电极与相变层连接的一端呈楔形，且楔尖与相变层形成欧姆接触，两者之间近似为线接触，因此接触面积较小。与现有的相变存储器相比，同等驱动电流下底部电极对相变层具有更优异的加热效果，从而提高了相变存储器的读写速度。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1是现有的相变存储器的剖面结构图；

图1a以及图1b是现有的相变存储器制造方法示意图；

图2是本发明所述相变存储器的剖面结构图；

图3为本发明所述相变存储器制造方法流程图；

图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17为本发明所述相变存储器制造方法工艺的示意图；

图8a是图8的部分立体示意图；

图10a是图10的部分立体示意图；

图12a是图12的部分立体示意图；

图12b是图12中沿A-A’线的剖面示意图；

图13a是图13的部分立体示意图；

图13b是图13中沿A-A’线的剖面示意图；

图14a是图14的部分立体示意图。

具体实施方式

在现有的制造方法所形成的相变存储器中，底部电极为倒喇叭状，顶部的截面相对底部较大，因此受现有工艺的限制，底部电极与相变层的接触面积难以进一步缩小，本发明通过将底部电极的顶部制作成楔形，楔尖与相变层构成欧姆接触，而达到减小接触面积的目的。

基于上述思想，如图2所示，本发明提供的一种相变存储器，包括：

相互垂直排布的字线1、位线2，以及位于字线1与位线2之间阵列排布的相变存储单元3和选通管4；

所述相变存储单元3包括底部电极301、顶部电极303、以及底部电极301与顶部电极303之间的相变层302；所述底部电极301与选通管4电连接，所述顶部电极303与位线2电连接；所述字线1与选通管4电连接，通过控制选通管4选通相变存储单元3。

通常相变存储器的选通管4可以为二极管或者场效应晶体管；

当选通管4为场效应晶体管时，字线1连接其栅极，而相变存储单元3中的底部电极301连接漏极，源极通常接地，字线控制1控制选通管4的导通，实现选通相变存储单元3的作用。

而图2所示实施例中，选通管4为二极管，其两极分别连接字线1以及底部电极301，同样可以通过在字线1上施加与位线2相异的电压，实现选通相变存储单元3的作用。

所述底部电极301与相变层302连接的一端呈楔形，具有楔尖，所述楔尖与相变层302形成欧姆接触。

作为可选方案，所述底部电极301的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物中的一种或其组合；所述底部电极301的楔尖具有楔角，优选楔角范围为15～45度。

作为可选方案，所述底部电极301形成于第一介质层102以及第二介质层103内，所述第一介质层102位于选通管4表面，第二介质层103位于第一介质层102表面；其中第一介质层102以及第二介质层103的材质为氧化硅、氮化硅或有机物绝缘层。

在上述结构中，底部电极301与相变层302可等效为线接触，与现有的相变存储器相比，较大程度地减小了两者之间的接触面积，提高了接触电阻，在同等驱动电流经过时，相变层302与底部电极301相接触的部分加热效果更为明显，更容易发生晶态的转变，提高了存储器的读写速度。

为制造上述相变存储器，本发明还提供了一种相变存储器的制造方法，流程图如图3所示，步骤包括：

S1、提供半导体衬底，在半导体衬底上形成字线以及与字线连接的选通管；

S2、在所述选通管的表面形成第一介质层；刻蚀所述第一介质层形成阵列排布的通孔，所述通孔底部露出选通管；在所述通孔内形成第一电极；

所述第一介质层可以为氧化硅、氮化硅或者有机绝缘层；

作为可选方案，所述第一电极的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合。

S3、在第一介质层的表面形成导电层；

所述导电层的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合，也可以与第一电极相同，

S4、刻蚀所述导电层直至露出第一介质层，形成导电堤；所述导电堤的横截面呈梯形，底部横跨并覆盖于相邻两列的第一电极，顶部则对准所述相邻两列的第一电极的间隙，且导电堤的底部宽度大于顶部宽度；

其中，刻蚀导电层形成导电堤可以利用RIE等离子刻蚀的各向异性性质实现，具体步骤包括：

在导电层的表面形成初掩膜层；图形化所述初掩膜层，使得初掩膜层在对准相邻两列的第一电极的间隙；以初掩膜层为掩膜对导电层进行RIE等离子刻蚀，直至露出第一介质层；去除初掩膜层。

进一步的导电堤的优选倾角范围为45～75度

S5、在所述第一介质层以及导电堤的表面覆盖沉积第一掩膜层；并减薄第一掩膜层直至露出导电堤的顶部。

所述第一掩膜层可以为硬掩膜，通过化学气相沉积形成，可以采用化学机械抛光进行减薄。

S6、以第一掩膜层为掩膜刻蚀所述导电堤，直至露出第一介质层，形成侧壁垂直的凹槽；

其中，由于导电堤的横截面为梯形，因此覆于其侧面的第一掩膜层在垂直向的等离子刻蚀过程中，起到了掩膜保护的作用，所述刻蚀后形成的凹槽将使得单条导电堤再分裂为两条覆盖于相邻两列第一电极的部分。

S7、在所述凹槽内以及第一掩膜层的表面覆盖沉积填充层；

其中，所述填充层可以为有机抗反射层，因此可以直接通过涂抹的方式涂覆于凹槽内以及第一掩膜层的表面。

S8、在所述填充层的表面形成第二掩膜层，图形化所述第二掩膜层，使得第二掩膜层对准同一行的第一电极及其之间的间隙；

其中，第二掩膜层可以为光刻胶，通过光刻显影图形化，与前述的初掩膜层互相垂直。

S9、以第二掩膜层为掩膜依次刻蚀所述填充层、第一掩膜层以及导电堤，直至露出第一介质层；去除第二掩膜层、填充层以及第一掩膜层，剩余的导电堤则形成楔形的第二电极；

其中，导电堤在S6步骤中已经沿列向刻蚀，形成若干条覆盖于单列第一电极的列向排布的部分，经过本步骤的刻蚀后，所述导电堤又将沿行向刻蚀，最终形成位于各第一电极上阵列排布的楔形第二电极。

所述去除第二掩膜层、填充层以及第一掩膜层，可以采用湿法选择性刻蚀去除。

S10、在第一介质层的表面形成第二介质层，所述第二介质层覆盖第二电极；减薄所述第二介质层直至露出第二电极的楔尖；

所述第二介质层可以为氧化硅、氮化硅或者有机绝缘层，可以与第一介质层材质相同，因此也可以采用化学机械抛光进行减薄。

上述第一电极与第二电极即构成了底部电极。

S11、在第二电极上逐层形成相变层，与相变层电连接的顶部电极以及与顶部电极电连接的位线。所述位线与字线相互垂直排布。

上述相变层、顶部电极与底部电极即构成了相变存储单元。

下面结合具体实施例对本发明所述的相变存储器制造方法作详细介绍。

图4至图11为本发明所述相变存储器制造方法工艺示意图。

如图4所示，提供半导体衬底100，在半导体衬底100上形成字线1以及与字线1连接的选通管4；其中所述字线之间形成有沟槽隔离101，选通管4可以是二极管，且呈阵列排布。

如图5所示，在所述选通管的表面形成第一介质层102；刻蚀所述第一介质层102形成阵列排布的通孔，通孔的底部露出选通管4；在所述通孔内形成第一电极310；

其中，第一介质层102可以为氧化硅、氮化硅或者有机绝缘层，厚度范围为100nm～500nm；本实施例中所述第一介质层102为氧化硅；厚度为400nm，可以通过化学气相沉积CVD形成，。

第一电极310的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合，可以通过化学气相沉积CVD或者电镀等工艺形成，第一电极310的高度等于第一介质层102的厚度，而截面尺寸取决于刻蚀第一介质层102时所形成的通孔大小，可以根据需要进行选择；本实施例中所述第一电极310的材质为AL，通过电镀工艺形成，形状为方柱形，边径为100nm，高度为400nm。

如图6所示，在所述第一介质层102的表面形成导电层311。所述导电层311的材质可以，为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合，可以与第一电极310相同，通过化学气相沉积或者金属溅射等工艺形成，其厚度将等于后续形成的底部电极楔形部分的高度，因此可以根据需要进行选择；本实施例中，所述导电层311的材质为AL，通过金属溅射工艺形成，厚度为400nm。

如图7所示，在导电层311的表面形成初掩膜层500，并图形化所述初掩膜层500，使得初掩膜层500在对准相邻两列的第一电极310的间隙。

进一步的，所述每个第一电极310有且仅有一侧的间隙，在垂直界面上被初掩膜层500所覆盖，而第一电极310本身在垂直界面上并未被初掩膜层500所遮挡。

其中，初掩膜层500可以为光刻胶，涂抹于导电层311的表面，并通过光刻显影图形化，图形化后的初掩膜层500呈沿列向排列的条状。

如图8所示，以初掩膜层500为掩膜对导电层311进行RIE等离子刻蚀，直至露出第一介质层，形成导电堤312，然后去除初掩膜层500；

本实施例所述的RIE等离子刻蚀具有各向异性的性质，其侧向刻蚀速度稍小于垂直向刻蚀速度，因此在刻蚀导电层311时，通过调整刻蚀参数，使得侧壁成倾斜状，优选的倾角范围为45～75度，在刻蚀结束露出第一介质层102时，底部的导电层311恰好能够覆盖第一电极310。

为便于说明，提供图8a以揭示图8的部分立体视图。从图8a中进一步可见，所述导电堤312沿列向条状排列，顶部直接受到初掩膜层500的保护，单条导电堤312的顶部宽度即图形化后单条初掩膜层500的宽度，且在垂直界面上也对准相邻两列第一电极310的间隙，而由于存在倾斜状的侧壁，导电堤312的底部宽度大于顶部宽度，且横跨覆盖于相邻两列的第一电极310，整体横截面呈梯形。优选的，在RIE等离子刻蚀过程中，使得各条导电堤312具有相同的侧壁倾角，使其横截面呈等腰梯形。

本实施例中，所述RIE等离子刻蚀的参数为：输入含氩气体，压强0.5～2托，射频功率500～1000w，反应时间1～10分钟。

如图9所示，在第一介质层102以及导电堤312的表面覆盖沉积第一掩膜层501，并减薄所述第一掩膜层501直至露出导电堤312的顶部。

其中，第一掩膜层501可以为硬掩膜，例如氧化硅、氮化硅或者氮氧化硅等材质，以便于在后续多次刻蚀导电堤312时，不被过度减薄，并起到支撑作用。但第一掩膜层501应当与第一介质层102相区分，以便于后续工艺通过选择性湿法刻蚀去除。本实施例中，所述第一掩膜层501的材质为氮氧化硅，通过化学气相沉积形成，并采用化学机械抛光进行减薄。

如图10所示，以第一掩膜层501为掩膜，刻蚀导电堤312，直至露出第一介质层，在导电堤312上形成侧壁垂直的凹槽。图10a为图10的部分立体视图。

结合图10a以及图10所示，所述刻蚀为垂直向的等离子刻蚀，由于导电堤312存在倾斜状的侧壁，位于其侧壁上的第一掩膜层501将起到保护作用，而自导电堤312顶部竖直向下的部分将被刻蚀去除；因此，各条导电堤312将在本次刻蚀步骤中，受到沿列向的刻蚀，将被所述凹槽区分为两个覆盖相邻两列第一电极310的部分，且各部分已呈现出沿列向的楔形状，而楔角即导电堤312侧壁倾角的余角，范围为15～45度。

如图11所示，在所述凹槽内以及第一掩膜层501的表面覆盖沉积填充层600；所述填充层600可以为有机抗反射层BARC，可以通过涂抹的方式直接覆盖于所述凹槽内以及第一掩膜层501的表面。

如图12所示，在所述填充层600的表面形成第二掩膜层502，图形化所述第二掩膜层502，使得第二掩膜层502对准同一行的第一电极310及其之间的间隙。图12a为图12的部分立体视图，图12b为图12中沿A-A’线的剖面示意图。

结合图12a、图12b所示，同行的第一电极310及其之间的间隙，在垂直界面上均被第二掩膜层502所覆盖。

其中，第二掩膜层502也可以为光刻胶，涂抹于填充层600的表面，并通过光刻显影图形化，图形化后的第二掩膜层502应当成条状沿行向排列，与前述的初掩膜层500相垂直。

如图13所示，以第二掩膜层502为掩膜，依次刻蚀所述填充层600、第一掩膜层501以及导电堤312，直至露出第一介质层102。图13a为图13的部分立体视图，图13b为图13中沿A-A’线的剖面示意图。

结合图13a以及图13b，本步骤中的刻蚀，将前述已受到列向刻蚀而列向排布的导电堤312，进一步沿行向进行刻蚀分割，从而最终形成阵列排布的第二电极320，所述第二电极320的楔角范围为15～45度。

其中，第二掩膜层502、填充层600以及第一掩膜层501均可以通过湿法选择性刻蚀去除。

如图14所示，后去除第二掩膜层502、填充层600以及第一掩膜层501，剩余的导电堤312则形成楔形的第二电极320。图14a为图14的部分立体视图。从图14a中可见，形成的第二电极320呈阵列排布。

如图15所示，在第一介质层102的表面形成第二介质层103，所述第二介质层103覆盖第二电极320，减薄所述第二介质层103，直至露出第二电极320；

其中，第二电极103的材质可以为氧化硅、氮化硅或者有机物绝缘层，可以与第一电极102的材质相同，因此也可以采用化学机械抛光进行减薄。

由于第二电极320的已形成楔形结构，因此随着第二介质层103的减薄，露出的第二电极320的顶部截面也越来越大，所述顶部的截面积即后续工艺中与相变层形成的接触面积；根据已知的楔角大小，容易推得第二介质层103的减薄厚度与第二电极320露出的顶部截面积的关系，可以根据需要选择减薄第二介质层103的厚度，以进一步调整所述接触面积。

如图16所示，在第二介质层103的表面形成间隔层104，刻蚀所述间隔层104形成槽，槽底露出第二电极320，在所述槽内沉积相变材质形成相变层302，所述相变层302与第二电极320形成欧姆接触。

上述第一电极310以及第二电极320构成了相变存储器的底部电极301，由于底部电极301与相变层302形成欧姆接触的部分为楔形第二电极320的楔尖部分，因此两者之间的接触面积较小，近似为线接触，使得本发明形成方法所制成的相变存储器中，底部电极对相变层302具有良好的加热效果，且具体的接触面积可以进行调整，工艺流程简单，易于生产制造。

如图17所示，在相变层302上形成顶部电极303以及与顶部电极303连接的位线2；其中，底部电极301、相变层302以及顶部电极303构成了相变存储单元。此处为公知技术，本领域技术人员应当容易推得具体的制造工艺。

上述实施例仅示出了一种较佳实施例，其中形成导电堤时，利用了等离子刻蚀的各向异性性质，进一步的，还可以使用化学药剂进行湿法刻蚀，形成具有倾斜状侧壁的导电堤，所述刻蚀具有一定侧向刻蚀能力，且侧向的刻蚀速度小于垂直方向即可。但在后续对导电堤进行的沿列向以及行向的刻蚀，其侧向刻蚀速度应当远小于垂直方向，使得刻蚀方向尽可能的竖直，特此说明。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种相变存储器，其特征在于，包括：

相互垂直排布的字线、位线，以及位于字线与位线之间阵列排布的相变存储单元和选通管；

其中，所述相变存储单元包括底部电极、顶部电极、以及底部电极与顶部电极之间的相变层；所述底部电极与选通管的一个电极电连接，所述顶部电极与位线电连接；所述字线与选通管的另一个电极电连接，通过控制选通管选通相变存储单元；

所述底部电极与相变层连接的一端呈楔形，具有楔尖，所述楔尖与相变层线接触，以形成欧姆接触。

2.如权利要求1所述的相变存储器，其特征在于，所述底部电极的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合。

3.如权利要求1所述的相变存储器，其特征在于，所述底部电极的楔尖具有楔角，楔角范围为15~45度。

4.如权利要求1所述的相变存储器，其特征在于，所述底部电极形成于第一介质层以及第二介质层内，所述第一介质层位于选通管表面，第二介质层位于第一介质层表面。

5.如权利要求4所述的相变存储器，其特征在于，所述第一介质层以及第二介质层的材质为氧化硅、氮化硅或有机物绝缘层。

6.一种相变存储器的制造方法，其特征在于，包括：

提供半导体衬底，在半导体衬底上形成字线以及与字线连接且阵列排布的选通管；

在所述选通管的表面形成底部电极；所述底部电极远离选通管的一端呈楔形，具有楔尖；

在所述底部电极上逐层形成相变层、与相变层电连接的顶部电极以及与顶部电极电连接的位线；所述位线与字线相互垂直排布；

所述底部电极的楔尖与相变层构成欧姆接触；

所述底部电极的形成方法包括：

在所述选通管的表面形成第一介质层；

刻蚀所述第一介质层形成阵列排布的通孔，所述通孔的底部露出选通管；

在所述通孔内填充导电物质形成第一电极；

在所述第一电极的表面形成阵列排布的第二电极；所述第二电极呈楔形，且远离第一电极的另一侧具有楔尖；

在所述第一介质层的表面形成第二介质层，所述第二介质层覆盖第二电极；

减薄所述第二介质层直至露出第二电极的楔尖；

所述第二电极的形成方法包括：

在第一介质层的表面形成导电层；

刻蚀所述导电层直至露出第一介质层，形成导电堤；所述导电堤的横截面呈梯形，底部横跨并覆盖于相邻两列第一电极的表面，顶部则对准所述相邻两列第一电极的间隙，且导电堤的底部宽度大于顶部宽度；

在所述第一介质层以及导电堤的表面覆盖沉积第一掩膜层；

减薄所述第一掩膜层直至露出导电堤的顶部表面；

以第一掩膜层为掩膜刻蚀所述导电堤，直至露出第一介质层，在导电堤上形成侧壁垂直的凹槽；

填充所述凹槽并覆盖第一掩膜层的表面形成填充层；

在所述填充层的表面形成第二掩膜层，图形化所述第二掩膜层，使得所述第二掩膜层对准同一行的第一电极及其之间的间隙；

以第二掩膜层为掩膜依次刻蚀所述填充层、第一掩膜层以及导电堤，直至露出第一介质层；

去除所述第二掩膜层、填充层以及第一掩膜层，形成楔形的第二电极。

7.如权利要求6所述的相变存储器的制造方法，其特征在于，所述第一电极的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的一种或其组合。

8.如权利要求6所述的相变存储器的制造方法，其特征在于，所述导电层的材质与第一电极相同。

9.如权利要求8所述的相变存储器的制造方法，其特征在于，所述导电层采用化学气相沉积或者金属溅射工艺形成。

10.如权利要求6所述的相变存储器的制造方法，其特征在于，所述刻蚀导电层形成导电堤的方法包括：

在导电层的表面形成初掩膜层；

图形化所述初掩膜层，使得初掩膜层对准相邻两列的第一电极的间隙；

以初掩膜层为掩膜对导电层进行RIE等离子刻蚀，直至露出第一介质层；

去除初掩膜层。

11.如权利要求10所述的相变存储器的制造方法，其特征在于，所述初掩膜层为光刻胶，通过光刻显影图形化。

12.如权利要求10所述的相变存储器的制造方法，其特征在于，所述RIE等离子刻蚀工艺参数为：输入含氩气体，压强0.5~2托，射频功率500~1000w，反应时间1~10分钟。

13.如权利要求6所述的相变存储器的制造方法，其特征在于，所述导电堤的梯形侧边倾角范围为45~75度。

14.如权利要求6所述的相变存储器的制造方法，其特征在于，所述第一掩膜层为硬掩膜。

15.如权利要求14所述的相变存储器的制造方法，其特征在于，所述第一掩膜层通过化学气相沉积形成。

16.如权利要求6所述的相变存储器的制造方法，其特征在于，所述减薄第一掩膜层直至露出导电堤的顶部的方法为化学机械抛光。

17.如权利要求6所述的相变存储器的制造方法，其特征在于，所述填充层为有机抗反射层，直接通过涂抹方式覆盖于凹槽内以及第一掩膜层的表面。

18.如权利要求6所述的相变存储器的制造方法，其特征在于，所述第二掩膜层为光刻胶，通过光刻显影图形化。

19.如权利要求6所述的相变存储器的制造方法，其特征在于，所述第一介质层以及第二介质层的材质为氧化硅、氮化硅或者有机绝缘层。

20.如权利要求6所述的相变存储器的制造方法，其特征在于，所述减薄第二介质层直至露出第二电极的楔尖的方法为化学机械抛光。

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