JP2016149409A - 半導体装置 - Google Patents

Abstract

【課題】メモリセル領域と周辺回路領域の境界に発生するストレスにより、ワード線の幅が不均一になることを防止する。【解決手段】半導体装置１は、メモリセル領域ＭＣ及び周辺回路領域ＰＡが区画される半導体基板２を備え、周辺回路領域ＰＡは、相対的に幅の大きい周辺素子分離領域３ｃと、それぞれが周辺素子分離領域３ｃによって囲まれる少なくとも１つの周辺セル活性領域ｋｐとを有し、メモリセル領域ＭＣは、相対的に幅の小さいメモリセル素子分離領域３ａ，３ｂと、それぞれがメモリセル素子分離領域３ａ，３ｂによって囲まれる複数のセル活性領域ｋと、ｙ方向に並ぶ複数のセル活性領域ｋのそれぞれと交差するようにｙ方向に延在する複数のワード線ＷＬと、メモリセル領域ＭＣの第１の辺１０Ｙに沿って配置され、半導体基板２からなり、周辺素子分離領域３ｃからメモリセル素子分離領域３ａ，３ｂを分離するガードラインＧＬａとを有する。【選択図】図２

Description

本発明は半導体装置に関し、特に、メモリセル領域とその周辺に配置される周辺回路領域とを備える半導体装置に関する。

ＤＲＡＭ(Dynamic Randam Access Memory)などの半導体装置は、メモリセル領域と、その周辺に配置される周辺回路領域とを備えている。メモリセル領域には複数の活性領域がマトリクス状に配置されており、これらの活性領域は、相対的に幅の狭い素子分離領域によって区画される。一方、周辺回路領域にも複数の活性領域が配置されるが、これらの活性領域は、相対的に幅の広い素子分離領域によって区画される。メモリセル領域内の素子分離領域と、周辺回路領域内の素子分離領域とは、メモリセル領域と周辺回路領域の境界で連通している。

素子分離領域の形成は、半導体基板にトレンチを設け、その内部に絶縁膜を埋め込むことによって行われる。この絶縁膜として具体的には、まず周辺回路領域内の相対的に幅の広い素子分離領域については、生産性の良いＨＤＰ(High Density Plasma)−ＣＶＤ(Chemical Vapor Deposition)法により形成される絶縁膜を用いることが一般的である。一方、メモリセル領域内の相対的に幅の狭い素子分離領域については、流動性ＣＶＤ法などによって形成される流動性薄膜が用いられる場合がある。ＨＤＰ−ＣＶＤ法は埋設性が悪く、３０ｎｍ以下の幅で形成される狭いトレンチを十分に埋設することができないためである。特許文献１〜３には、流動性薄膜を用いて素子分離領域を形成する例が開示されている。

また、メモリセル領域内には複数のワード線が形成される。これらのワード線は、例えば、半導体基板にワードトレンチを設け、その内表面をゲート絶縁膜で覆った後に導電膜を成膜し、エッチバックを行うことによって形成される。以下では、このようにして形成されたワード線を「埋込ワード線」と称する。また、各ワード線は、例えば１つの活性領域を２本のワード線が通過するように配置される。特許文献４には、１つの活性領域を２本の埋込ワード線が通過するように、複数の埋込ワード線を配置した例が開示されている。

特開２０１０−１６６０２６号公報 特開２０１２−２３１００７号公報 特開２０１４−１３８０５３号公報 特開２０１２−０９９７９３号公報

上記の半導体装置においては、メモリセル領域と周辺回路領域とで素子分離領域の体積が異なることから、これらの境界にストレスが発生する。加えて、上記のように、周辺回路領域内の相対的に幅の広い素子分離領域をＨＤＰ−ＣＶＤ法により形成される絶縁膜によって構成し、メモリセル領域内の相対的に幅の狭い素子分離領域を流動性薄膜によって構成する場合、素子分離領域の構成材料の違いに起因して、上記ストレスがさらに増大する。

メモリセル領域と周辺回路領域の境界に大きなストレスが発生すると、メモリセル領域内の活性領域の形状に影響が出る。具体的には、上述したワードトレンチの幅にバラつきが生ずる。そうすると、埋込ワード線を形成するために行う導電膜のエッチバックの速度がワードトレンチごとに相違してしまうので、埋込ワード線の上面位置がバラつくことになる。このような上面位置のバラつきはセルトランジスタの特性のバラつきをもたらし、半導体装置の安定動作を阻害する。

したがって、メモリセル領域と周辺回路領域の境界に発生するストレスによりワードトレンチの幅が不均一になることを防止可能な技術が求められている。

本発明による半導体装置は、第１の方向に延在する第１の辺と前記第１の方向と直交する第２の方向に延在する第２の辺とを有する矩形で構成されるメモリセル領域と、前記メモリセル領域の周囲に配置される周辺回路領域とが区画される半導体基板を備え、前記周辺回路領域は、相対的に幅の大きい周辺素子分離領域と、それぞれが前記周辺素子分離領域によって囲まれる少なくとも１つの周辺活性領域とを有し、前記メモリセル領域は、相対的に幅の小さいメモリセル素子分離領域と、それぞれが前記メモリセル素子分離領域によって囲まれる複数のセル活性領域と、前記第１の方向に並ぶ複数の前記セル活性領域のそれぞれと交差するように前記第１の方向に延在する複数のワード線と、少なくとも前記第１の辺に沿って配置され、前記半導体基板からなり、前記周辺素子分離領域から前記メモリセル素子分離領域を分離するガードラインとを有することを特徴とする。

本発明によれば、周辺素子分離領域とメモリセル素子分離領域とが少なくとも第１の辺で分離されるので、メモリセル領域と周辺回路領域の境界に発生するストレスにより、第１の方向に延在するワード線（ワードトレンチ）の幅が不均一になることを防止できる。

本発明の好ましい第１の実施の形態による半導体装置１における素子分離領域３ａ〜３ｃのレイアウトを示す平面図である。 図１の上にワード線ＷＬ及びビット線ＢＬを重ねた平面図である。 図２のＡ−Ａ線に対応する半導体装置１の断面図である。 本発明の好ましい第２の実施の形態による半導体装置１における素子分離領域３ａ〜３ｃのレイアウトを示す平面図である。 本発明の好ましい第３の実施の形態による半導体装置１における素子分離領域３ａ〜３ｃのレイアウトを示す平面図である。 本発明の背景技術による半導体装置１００における素子分離領域３ａ〜３ｃのレイアウトを示す平面図である。 図６のＡ−Ａ線に対応する半導体装置１００の断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。以下では、まず初めに本発明の背景技術について図６及び図７を参照しながら説明し、その後、本発明の実施の形態について、図１〜図５を参照しながら説明する。

本発明の背景技術による半導体装置１００はＤＲＡＭであり、図６及び図７に示すように、半導体基板２の主面にメモリセル領域ＭＣと周辺回路領域ＰＡとが区画された構成を有している。なお、本発明の適用対象はＤＲＡＭに限られるものではなく、本発明は、例えば記憶素子として抵抗変化型の素子を用いるＲｅＲＡＭ(Resistance Random Access Memory)や、記憶素子として相変化素子を用いるＰＲＡＭ(Phase change Random Access Memory)などにも好適に適用可能である。

メモリセル領域ＭＣは、ｙ方向（第１の方向）に延在する第１の辺１０Ｙとｙ方向と直交するｘ方向（第２の方向）に延在する第２の辺１０Ｘとを有する矩形（長方形）の領域である。メモリセル領域ＭＣ内には、矩形（長方形）のアクティブセル領域ＡＣと、アクティブセル領域ＡＣを囲むように配置されるダミーセル領域とが配置される。ダミーセル領域は、第１の辺１０Ｙに沿って配置される第１のダミーセル領域ＤＣ１と、第２の辺１０Ｘに沿って配置される第２のダミーセル領域ＤＣ２とを含んで構成される。ここで、図６に示したメモリセル領域ＭＣは、実際のメモリセル領域の一部分である。実際のメモリセル領域は図面右方向及び下方向にさらに広がって形成されており、図示しない右端及び下端にも、上記同様のダミーセル領域が配置される。

アクティブセル領域ＡＣには、半導体基板２にシリコン酸化膜などの絶縁膜を埋め込むことによって形成されるメモリセル素子分離領域３ａ，３ｂと、それぞれがメモリセル素子分離領域３ａ，３ｂによって囲まれる複数のセル活性領域ｋ（図示したセル活性領域ｋ１，ｋ２を含む）とが配置される。メモリセル素子分離領域３ａはｘ方向に対して傾斜したｗ方向に延在するように形成され、メモリセル素子分離領域３ｂはｙ方向に延在するように形成される。メモリセル素子分離領域３ａ，３ｂがこのような形状を有することから、各セル活性領域ｋの平面形状は、一方の対辺がｙ方向に平行であり、他方の対辺がｗ方向に平行である平行四辺形となる。また、各セル活性領域ｋは、ｘ方向とｙ方向のそれぞれに沿って、マトリクス状に配置される。各セル活性領域ｋには、ＤＲＡＭのメモリセルが２つずつ配置される。

一方、第１のダミーセル領域ＤＣ１には、第１の辺１０Ｙに沿って複数のダミーセル活性領域１１ａが配置される。これらのダミーセル活性領域１１ａは、アクティブセル領域ＡＣから第１のダミーセル領域ＤＣ１内に延長されたメモリセル素子分離領域３ａによって互いに分離されるとともに、メモリセル素子分離領域３ｂによって、アクティブセル領域ＡＣ内の各セル活性領域ｋと分離されている。同様に、第２のダミーセル領域ＤＣ２には、第２の辺１０Ｘに沿って複数のダミーセル活性領域１１ｂが配置される。これらのダミーセル活性領域１１ｂは、アクティブセル領域ＡＣから第２のダミーセル領域ＤＣ２内に延長されたメモリセル素子分離領域３ａ，３ｂによって互いに分離されるとともに、メモリセル素子分離領域３ａ，３ｂによって、アクティブセル領域ＡＣ内の各セル活性領域ｋと分離されている。ダミーセル活性領域１１ａ，１１ｂにはメモリセルは配置されず、したがって、ダミーセル活性領域１１ａ，１１ｂは半導体装置１００のＤＲＡＭとしての動作には寄与しない。

周辺回路領域ＰＡは、メモリセル領域ＭＣの周囲に配置される領域であり、半導体基板２にシリコン酸化膜などの絶縁膜を埋め込むことによって形成される周辺素子分離領域３ｃと、それぞれが周辺素子分離領域３ｃによって囲まれる少なくとも１つの周辺セル活性領域ｋｐとを有して構成される。周辺セル活性領域ｋｐには、図示したワードドライバー２０やセンスアンプ２１などの周辺回路が配置される。なお、図６には２つの周辺セル活性領域ｋｐのみを図示しているが、実際にはより多数の周辺セル活性領域ｋｐが配置される。周辺素子分離領域３ｃは、メモリセル領域ＭＣと周辺回路領域ＰＡの境界（第１の辺１０Ｙ及び第２の辺１０Ｘを含む）で、メモリセル素子分離領域３ａ，３ｂと連通している。

ワードドライバー２０には、複数のワード線ＷＬ（図示したワード線ＷＬ１〜ＷＬ４を含む）が接続される。各ワード線ＷＬは、周辺回路領域ＰＡからメモリセル領域ＭＣ内にかけてｙ方向に延在するように形成されており、メモリセル領域ＭＣ内において、ｙ方向に並ぶ複数のセル活性領域ｋのそれぞれと交差している。各ワード線ＷＬの配置は、１つのセル活性領域ｋを２本のワード線ＷＬが通過するように決定されている。

各ワード線ＷＬは、図７に示すように、ワードトレンチＷＴの下部にゲート絶縁膜５を介して埋設された導電膜によって構成される埋込ワード線である。ワードトレンチＷＴの上部には、シリコン窒化膜からなるキャップ絶縁膜６が埋め込まれており、これによって上層の各種配線（後述するビット線ＢＬなど）とワード線ＷＬとの間の絶縁が確保されている。

１つのセル活性領域ｋに着目すると、対応する２本のワード線ＷＬの間の領域には拡散層Ｄ１が配置される。また、一方のワード線ＷＬを挟んで拡散層Ｄ１の反対側（一方のワード線ＷＬとメモリセル素子分離領域３ｂの間）には拡散層Ｄ２が配置され、他方のワード線ＷＬを挟んで拡散層Ｄ１の反対側（他方のワード線ＷＬとメモリセル素子分離領域３ｂの間）には拡散層Ｄ３が配置される。拡散層Ｄ１〜Ｄ３はいずれも、半導体基板２の表面にリンなどの不純物をイオン注入することによって形成される不純物拡散層である。拡散層Ｄ１，Ｄ２及びその間のワード線ＷＬにより一方のセルトランジスタが構成され、拡散層Ｄ１，Ｄ３及びその間のワード線ＷＬにより他方のセルトランジスタが構成される。

センスアンプ２１（図６）には、複数のビット線ＢＬが接続される。各ビット線ＢＬは、周辺回路領域ＰＡからメモリセル領域ＭＣ内にかけてｘ方向に延在するように形成されており、メモリセル領域ＭＣ内において、ｘ方向に並ぶ複数のセル活性領域ｋのそれぞれと交差している。各ビット線ＢＬの配置は、１つのセル活性領域ｋを１本のビット線ＢＬが通過するように決定されている。

各ビット線ＢＬは、図７に示すように、半導体基板２の表面を覆うシリコン窒化膜により構成される層間絶縁膜１０の表面に形成されており、層間絶縁膜１０を貫通するビット線コンタクトプラグ１２によって、対応するセル活性領域ｋ内の拡散層Ｄ１と接続される。なお、実際の各ビット線ＢＬの上面及び側面はシリコン窒化膜で覆われており、これによってビット線ＢＬと後述する容量コンタクトプラグ１３やセルキャパシタＣとの間の絶縁が確保されているが、図７では図示を省略している。また、各ビット線ＢＬの周辺回路領域ＰＡ内の端部は、後述する層間絶縁膜１２，２３を貫通するコンタクトプラグ２４によって層間絶縁膜２３の上面に形成される上層配線２５に接続されており、ビット線ＢＬとセンスアンプ２１とは、この上層配線２５を介して互いに接続される。

層間絶縁膜１０の上面にはシリコン酸化膜からなる層間絶縁膜１２が形成される。層間絶縁膜１２の上面には、それぞれ下部電極３０、容量絶縁膜３１、及び上部電極３２からなる複数のセルキャパシタＣが形成される。なお、実際にはエッチングストッパとしてのシリコン窒化膜層が層間絶縁膜１２の上面に形成されるが、図７では図示を省略している。セルキャパシタＣは、セルトランジスタと一対一に対応して設けられる。下部電極３０はセルキャパシタＣごとに独立しており、層間絶縁膜１０，１２を貫通する容量コンタクトプラグ１３によって、対応する拡散層Ｄ２，Ｄ３と接続される。上部電極３２は複数のセルキャパシタＣに共通であり、層間絶縁膜２３を貫通するコンタクトプラグ２４によって、層間絶縁膜２３の上面に形成される上層配線２５に接続される。

さて、半導体装置の微細化が進展してフィーチァーサイズ（最小加工寸法）が３０ｎｍ以下になると、メモリセル素子分離領域３ａ，３ｂの幅も３０ｎｍ以下となる。この場合、メモリセル素子分離領域３ａ，３ｂを埋設性良く形成するためには、トレンチ内に埋め込む絶縁膜として、上述した流動性薄膜を利用することが好適となる。一方で、微細化が進展しても、周辺回路領域ＰＡはメモリセル領域ＭＣほどには微細化しなくてもよい場合が多く、その場合には、周辺素子分離領域３ｃは、メモリセル素子分離領域３ａ，３ｂに比べて大きな幅（３０ｎｍ超）で形成されることになる。この場合、生産性の観点から、周辺素子分離領域３ｃを構成する絶縁膜の形成には、ＨＤＰ−ＣＶＤ法を用いることが好適となる。なお、ＨＤＰ−ＣＶＤ法では、その成膜特性から、３０ｎｍ以下のサイズで構成されるトレンチを埋設することはできない。

以上のような事情から、メモリセル素子分離領域３ａ，３ｂを流動性薄膜によって構成し、周辺素子分離領域３ｃをＨＤＰ−ＣＶＤ法により形成すると、メモリセル素子分離領域３ａ，３ｂと周辺素子分離領域３ｃとで構成材料が異なることになる。このような構成材料の相違に加え、メモリセル素子分離領域３ａ，３ｂと周辺素子分離領域３ｃとではそもそも形状・体積に相違があることから、半導体装置１００においては、これらの境界に図７に示したような大きなストレスＰが発生する。このストレスＰは、メモリセル領域ＭＣ内のセル活性領域ｋの形状に影響を及ぼす。具体的には、図７に例示するように、ワードトレンチＷＴの幅Ｗ２に不均一を生じさせる。そうすると、ワード線ＷＬを構成する導電膜のエッチバック速度がワード線ＷＬごとに相違してしまうので、ワード線ＷＬの上面位置Ｕがバラつくことになる。このような上面位置Ｕのバラつきはセルトランジスタの特性のバラつきをもたらし、半導体装置１００の安定動作を阻害する。極端な場合には、ワード線ＷＬとビット線ＢＬとのショート不良をもたらす原因ともなる。なお、幅Ｗ２の縮小幅は、メモリセル領域ＭＣの端部に位置するセル活性領域ｋほど大きくなり、内部に位置するセル活性領域ｋほど小さくなる傾向がある。

本発明の実施の形態による半導体装置１は、上記のようなストレスＰによるワード線ＷＬの上面位置Ｕのバラつきを抑え、それによって安定動作を実現するものである。以下、図１〜図３を参照しながら詳しく説明する。

半導体装置１は、メモリセル領域ＭＣ内に形成される活性領域の形状の点で半導体装置１００と相違し、その他の点では半導体装置１００と同様である。したがって、以下では半導体装置１００と同様の構成については同一の符号を付して説明を省略し、半導体装置１００との相違点に着目して説明する。

半導体装置１のメモリセル領域ＭＣには、図１及び図２に示すように、ガードラインＧＬａ，ＧＬｂが配置される。これらはともに半導体基板２によって構成されるもので、ガードラインＧＬａ（第１のガードライン）は第１の辺１０Ｙに沿って配置され、ガードラインＧＬｂ（第２のガードライン）は第２の辺１０Ｘに沿って配置される。したがって、ガードラインＧＬａは第１のダミーセル領域ＤＣ１と周辺回路領域ＰＡの間に配置され、ガードラインＧＬｂは第２のダミーセル領域ＤＣ２と周辺回路領域ＰＡの間に配置されている。ガードラインＧＬａとガードラインＧＬｂとは、それぞれの端部で一体化している。図示していないが、メモリセル領域ＭＣの他の２辺にも同様のガードラインが配置されており、メモリセル領域ＭＣの外周は、これら２辺に配置されるガードラインと、ガードラインＧＬａ，ＧＬｂとでを完全に取り囲まれている。なお、ガードラインＧＬａ，ＧＬｂの形成は、メモリセル素子分離領域３ａ，３ｂ及び周辺素子分離領域３ｃを構成する絶縁膜を埋め込むためのトレンチを半導体基板２に形成する際に、ガードラインＧＬａ，ＧＬｂの形成領域にはトレンチを形成しないことによって行うことが好適である。

第１の辺１０Ｙに沿って並置される複数のダミーセル活性領域１１ａの一部は、ガードラインＧＬａと一体に形成される。より具体的に言えば、図１に示すように、１つおきにガードラインＧＬａと一体に形成される。同様に、第２の辺１０Ｘに沿って並置される複数のダミーセル活性領域１１ｂの一部は、ガードラインＧＬｂと一体に形成される。より具体的に言えば、図１に示すように、１つおきにガードラインＧＬｂと一体に形成される。

以上説明したように、本実施の形態による半導体装置１では、ガードラインＧＬａ，ＧＬｂを含むガードラインにより、周辺素子分離領域３ｃとメモリセル素子分離領域３ａ，３ｂとが完全に分離されている。その結果、これらの境界に半導体装置１００の場合のようなストレスが発生することがなくなっているので、半導体装置１では、ワードトレンチＷＴの幅Ｗ１（図３参照）が不均一になることが防止されている。したがって、ワード線ＷＬの上面位置Ｕのバラつきが抑制され、安定動作が実現される。また、ワード線ＷＬとビット線ＢＬとの間におけるショート不良の発生も抑制される。

次に、本発明の第２の実施の形態による半導体装置１について、図４を参照しながら説明する。本実施の形態による半導体装置１は、メモリセル領域ＭＣの外周を囲むガードライン（ガードラインＧＬａ，ＧＬｂを含む）と、ダミーセル活性領域１１ａ，１１ｂとが接続されていない点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様である。各ガードラインは、対応するメモリセル領域ＭＣの辺に沿った直線形状に形成される。このような構成によっても、第１の実施の形態と同様、ワードトレンチＷＴの幅Ｗ１（図３参照）が不均一になることが防止することが可能である。

次に、本発明の第３の実施の形態による半導体装置１について、図５を参照しながら説明する。本実施の形態による半導体装置１は、メモリセル素子分離領域３ｂがメモリセル領域ＭＣの端部まで延長されており、それによってガードラインＧＬｂが分断されている点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様である。

本実施の形態では、ガードラインＧＬｂがメモリセル素子分離領域３ｂによって分断されていることから、第２の辺１０Ｘに対応する境界において、周辺素子分離領域３ｃとメモリセル素子分離領域３ｂとが連通している。なお、図示していないが、第２の辺１０Ｘと対向する辺に沿って形成されるガードラインについても、同様にメモリセル素子分離領域３ｂによって分断されている。その結果、ｙ方向には図７に示したような大きなストレスＰが発生することになるが、ワードトレンチＷＴがｙ方向に延在するように形成されていることから、ｙ方向のストレスＰはワードトレンチＷＴの幅Ｗ１（図３参照）にほとんど影響しない。したがって、本実施の形態によっても、第１の実施の形態と同様、ワードトレンチＷＴの幅Ｗ１が不均一になることが防止されていると言える。

なお、近年では、ビット線ＢＬを、埋込ワード線ＷＬの上面と半導体基板２の上面との間の空間に埋設する構成も検討されている。この場合には、ビット線ＢＬを構成する導電膜を埋め込むためのビットトレンチの幅が不均一となることを防止するため、第１及び第２の実施の形態のように、メモリセル領域ＭＣの外周をガードラインによって完全に取り囲む構成とすることが好ましい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施の形態では、セル活性領域ｋがマトリクス状に配置される例を取り上げて説明したが、本発明は、セル活性領域ｋが他の配置を有する半導体装置にも好適に適用可能である。

１ 半導体装置
２ 半導体基板
３ａ，３ｂ メモリセル素子分離領域
３ｃ 周辺素子分離領域
５ ゲート絶縁膜
６ キャップ絶縁膜
１０，１２，２３ 層間絶縁膜
１０Ｘ メモリセル領域ＭＣの第２の辺
１０Ｙ メモリセル領域ＭＣの第１の辺
１１ａ，１１ｂ ダミーセル活性領域
１２ ビット線コンタクトプラグ
１３ 容量コンタクトプラグ
２０ ワードドライバー
２１ センスアンプ
２４ コンタクトプラグ
２５ 上層配線
３０ 下部電極
３１ 容量絶縁膜
３２ 上部電極
ＡＣ アクティブセル領域
ＢＬ ビット線
Ｃ セルキャパシタ
Ｄ１〜Ｄ３ 拡散層
ＤＣ１ 第１のダミーセル領域
ＤＣ２ 第２のダミーセル領域
ＧＬａ 第１のガードライン
ＧＬｂ 第２のガードライン
ｋ，ｋ１，ｋ２ セル活性領域
ｋｐ 周辺活性領域
ＭＣ メモリセル領域
ＰＡ 周辺回路領域
Ｕ ワード線ＷＬの上面位置
ＷＬ，ＷＬ１〜ＷＬ４ ワード線
ＷＴ ワードトレンチ

Claims (12)

1. 第１の方向に延在する第１の辺と前記第１の方向と直交する第２の方向に延在する第２の辺とを有する矩形で構成されるメモリセル領域と、
   前記メモリセル領域の周囲に配置される周辺回路領域とが区画される半導体基板を備え、
   前記周辺回路領域は、
   相対的に幅の大きい周辺素子分離領域と、
   それぞれが前記周辺素子分離領域によって囲まれる少なくとも１つの周辺活性領域とを有し、
   前記メモリセル領域は、
   相対的に幅の小さいメモリセル素子分離領域と、
   それぞれが前記メモリセル素子分離領域によって囲まれる複数のセル活性領域と、
   前記第１の方向に並ぶ複数の前記セル活性領域のそれぞれと交差するように前記第１の方向に延在する複数のワード線と、
   少なくとも前記第１の辺に沿って配置され、前記半導体基板からなり、前記周辺素子分離領域から前記メモリセル素子分離領域を分離するガードラインとを有する
   ことを特徴とする半導体装置。
2. 前記ガードラインは、前記第１の辺及び前記第２の辺のそれぞれに沿って配置される
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記メモリセル領域は、
   前記複数のセル活性領域が配置されるアクティブセル領域と、
   複数のダミーセル活性領域が配置されるダミーセル領域とを有し、
   前記ダミーセル領域は、前記アクティブセル領域の周囲に配置され、
   前記ガードラインは、前記ダミーセル領域の少なくとも一部と前記周辺回路領域の間に配置される
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ダミーセル領域は、前記第１の辺に沿って配置される第１のダミーセル領域を含み、
   前記ガードラインは、前記第１のダミーセル領域と前記周辺回路領域の間に配置される第１のガードラインを含む
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１のダミーセル領域は、前記第１の辺に沿って配置される複数の前記ダミーセル活性領域を含み、
   前記第１の辺に沿って並置される複数の前記ダミーセル活性領域の少なくとも一部は、前記第１のガードラインと一体に形成される
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記第１の辺に沿って並置される複数の前記ダミーセル活性領域は、１つおきに、前記第１のガードラインと一体に形成される
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記ダミーセル領域は、前記第２の辺に沿って配置される第２のダミーセル領域を含み、
   前記ガードラインは、前記第２のダミーセル領域と前記周辺回路領域の間に配置される第２のガードラインをさらに含む
   ことを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
8. 前記第２のダミーセル領域は、前記第２の辺に沿って配置される複数の前記ダミーセル活性領域を含み、
   前記第２の辺に沿って並置される複数の前記ダミーセル活性領域の少なくとも一部は、前記第２のガードラインと一体に形成される
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記第２の辺に沿って並置される複数の前記ダミーセル活性領域は、１つおきに、前記第２のガードラインと一体に形成される
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記複数のダミーセル活性領域は、前記メモリセル素子分離領域によって前記複数のセル活性領域と分離される
    ことを特徴とする請求項３乃至９のいずれか一項に記載の半導体装置。
11. 前記複数のワード線はそれぞれ、前記半導体基板に設けられたワードトレンチ内に埋設された導電膜によって構成される埋込ワード線である
    ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記複数のワード線は、１つの前記セル活性領域を２本の前記ワード線が通過するように配置される
    ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。

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