JP2013182926A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】埋め込みゲート電極とソース・ドレイン領域に接続されるコンタクトとの短絡を防止する。
【解決手段】半導体装置は、半導体基板に形成された活性領域と、活性領域を横切るように半導体基板に形成され、活性領域を第１及び第２の領域に分けるゲートトレンチと、ゲートトレンチの底部側の内面を覆うゲート絶縁膜と、ゲート絶縁膜上に形成され、ゲートトレンチの底部側を埋めるゲート電極と、ゲートトレンチの開口側にレセスを残すように、ゲートトレンチ内でゲート電極上に形成されたキャップ絶縁膜と、レセス内に露出する活性領域の側壁を覆うサイドウォールと、活性領域、キャップ絶縁膜及びサイドウォールを覆う層間絶縁膜と、層間絶縁膜を貫いて第１の領域に達する第１のコンタクトと、を備える。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、埋め込みゲート型トランジスタを有する半導体装置及びその製造方法に関する。

関連する半導体装置として、埋め込みゲート型トランジスタをセルトランジスタに用いるＤＲＡＭ（Dynamic Random Access Memory）がある（例えば、特許文献１参照）。

この半導体装置において、埋め込みゲート型トランジスタは、層間絶縁膜で覆われている。また、埋め込みゲート型トランジスタが備える一対のソース・ドレイン領域の一方は、層間絶縁膜を貫くコンタクトを介してセル容量に電気的に接続されている。

特開２０１１−１９２８００号公報

埋め込みゲート型トランジスタのソース・ドレイン領域に接続されるコンタクトを形成するため、層間絶縁膜にコンタクトホールが形成される。このとき、コンタクトホールの底面に層間絶縁膜が残存することがないようオーバエッチングが行われる。コンタクトホールの底面に層間絶縁膜が残存すると、後に形成されるコンタクトとソース・ドレイン領域との間の電気的接続を阻害するからである。また、コンタクトとソース・ドレイン領域との間の接触面積を増大させるためであもある。

しかしながら、このオーバエッチングは、埋め込みゲート電極を覆うキャップ絶縁膜等をもエッチングしてしまう。その結果、ゲート電極がコンタクトホール内に露出し、ゲート電極がコンタクトと短絡してしまうおそれがある。

本発明の一実施の形態による半導体装置は、半導体基板に形成された活性領域と、前記活性領域を横切るように前記半導体基板に形成され、前記活性領域を第１及び第２の領域に分けるゲートトレンチと、前記ゲートトレンチの底部側の内面を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲートトレンチの前記底部側を埋めるゲート電極と、前記ゲートトレンチの開口側にレセスを残すように、前記ゲートトレンチ内で前記ゲート電極上に形成されたキャップ絶縁膜と、前記レセス内に露出する前記活性領域の側壁を覆うサイドウォールと、前記活性領域、前記キャップ絶縁膜及び前記サイドウォールを覆う層間絶縁膜と、前記層間絶縁膜を貫いて前記第１の領域に達する第１のコンタクトと、を備えることを特徴とする。

また、本発明の他の実施の形態による半導体装置の製造方法は、半導体基板に活性領域を形成し、前記活性領域を横切るように前記半導体基板にゲートトレンチを形成し、前記活性領域を第１及び第２の領域に分け、前記ゲートトレンチの底部側の内面を覆うゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成して前記ゲートトレンチの前記底部側を埋め、前記ゲートトレンチの開口側にレセスを残すように、前記ゲートトレンチ内の前記ゲート電極上にキャップ絶縁膜を形成し、前記レセス内に露出する前記活性領域の側壁を覆うサイドウォールを形成し、前記活性領域、前記キャップ絶縁膜及び前記サイドウォールを覆う層間絶縁膜を形成し、前記層間絶縁膜を貫いて前記第１の領域に達する第１のコンタクトホールを形成し、前記コンタクトホールを導電材料で埋め込んで第１のコンタクトを形成する、ことを特徴とする。

本発明によれば、ゲートトレンチの開口側にサイドウォールを設けたことで、容量コンタクトとゲート電極との間の短絡を防止することができる。

（ａ）は、関連するＤＲＡＭにおけるメモリセルレイアウトの一例を示す平面図であり、（ｂ）は、そのＡ−Ａ’線断面図である。 図１（ｂ）の破線Ｂで囲まれた範囲を拡大した拡大図である。 （ａ）は、本発明の第１の実施の形態に係るＤＲＡＭの一部を示す平面図であり、（ｂ）は、そのＡ−Ａ’線断面図である。 図３（ｂ）の破線Ｂで囲まれた範囲を拡大した拡大図である。 本発明の第１の実施の形態に係るＤＲＡＭの製造工程を説明するための図であって、（ａ）は平面図、（ｂ）はそのＡ−Ａ’線断面図である。 図５（ａ）及び（ｂ）に示す工程に続く工程を説明するための図であって、（ａ）は平面図、（ｂ）はそのＡ−Ａ’線断面図である。 図６（ａ）及び（ｂ）に示す工程に続く工程を説明するための図であって、（ａ）は平面図、（ｂ）はそのＡ−Ａ’線断面図である。 図７（ａ）及び（ｂ）に示す工程に続く工程を説明するための図であって、（ａ）は平面図、（ｂ）はそのＡ−Ａ’線断面図、（ｃ）は（ｂ）における破線Ｃで囲まれた範囲の拡大図である。 図８（ａ）及び（ｂ）に示す工程に続く工程を説明するための図であって、（ａ）は平面図、（ｂ）はそのＡ−Ａ’線断面図である。

まず、本発明が適用される半導体装置の一構成例と、その問題点について説明する。

図１（ａ）は、関連するＤＲＡＭにおけるメモリセルレイアウトの一例（その一部）を示す平面図（一部、透視図）であり、図１（ｂ）は、そのＡ−Ａ’線断面図である。各図において、左側にメモリセル領域、右側に周辺回路領域が、それぞれ描かれている。なお、図１（ａ）と図１（ｂ）とは、寸法に関して正確に対応するものではない。また、以下の説明は、主にメモリセル領域に関するものであるため、周辺回路領域の図とは整合しない場合がある。

図１（ａ）に示すように、半導体基板１０には、Ｘ方向に対して傾きを有するＸ’方向に沿って直線的に延在する複数の素子分離領域１１が、Ｙ方向に等間隔で配置されている。これにより、互いに隣り合う素子分離領域１１の間には、Ｘ’方向に沿って直線的に延在する活性領域１０ａが規定されている。各活性領域１０ａは、隣接する素子分離領域１１により、Ｙ方向に関して他の活性領域１０ａから電気的に分離されている。素子分離領域１１の幅と活性領域１０ａの幅は同一に形成されている。

また、半導体基板１０には、Ｙ方向に沿って直線的に延在する埋め込みワード線（以下、単にワード線という）１２及び埋め込みダミーワード線（以下、単にダミーワード線という）１２−１が、複数の素子分離領域１１及び複数の活性領域１０ａに跨って配置されている。図には示されていないが、２本のダミーワード線１２−１の間に２本のワード線１２が位置するように、複数のワード線１２と複数のダミーワード線１２−１が、Ｘ方向に等間隔に配置される。

ワード線１２とダミーワード線１２−１は、同一の構成及び同一のサイズ（幅）を有する。しかし、前者は、その一部が対応するトランジスタのゲート電極として機能するのに対して、後者は、隣接する２つのトランジスタ間を電気的に分離する素子分離領域として機能する点で異なる。

ここで、トランジスタは、活性領域１０ａに形成される。活性領域１０ａは、上述したようにＹ方向に関して素子分離領域１１により絶縁分離されている。また、活性領域１０ａは、Ｘ’方向に関してダミーワード線１２−１により分割（絶縁分離）され、複数の独立した島状活性領域を構成する。即ち、各島状活性領域は、一対の素子分離領域１１と一対のダミーワード線１２−１とによって、その周囲が囲まれている。

各島状活性領域は、その領域を横切る一対のワード線１２によって３つ領域に区画される。即ち、各島状活性領域は、その中央に位置し、一対のワード線１２間に挟まれたビット線コンタクト接続領域と、その両側に位置し、一対のダミーワード線１２−１の各々とそれらに隣接するワード線１２との間に挟まれた一対の容量コンタクト接続領域（ソース・ドレイン領域）とに区画される。

一対の容量コンタクト接続領域の一方とビット線コンタクト接続領域、及びそれらの間に位置するワード線１２が第１のトランジスタを構成し、一対の容量コンタクト接続領域の他方とビット線コンタクト接続領域、及びそれらの間に位置するワード線１２が第２のトランジスタを構成する。ビット線コンタクト接続領域は、第１及び第２の２つのトランジスタに共有されている。

各ビット線コンタクト接続領域の上にはビット線コンタクトプラグ１４が設けられている。各ビット線コンタクトプラグ１４は、Ｘ方向に沿って延在する複数のビット線１５のいずれかに接続される。換言すると、各ビット線１５は、Ｘ方向に並ぶ複数のビット線コンタクトプラグ１４に共通に接続される。また、複数のビット線１５は、Ｙ方向に等間隔に配置されている。

各容量コンタクト接続領域の上には、バリア膜１７ｂ及び容量コンタクトプラグ１７ｃからなる容量コンタクト１７が設けられている。また、各容量コンタクト１７の上にはキャパシタ２１が設けられている。

図１（ｂ）を参照すると、ワード線１２及びダミーワード線１２−１は、半導体基板１０の一面側に同一幅に形成され等間隔に配置された複数のトレンチ１２ａ内に各々埋設形成されている。また、各トレンチ１２ａには、ワード線１２又はダミーワード線１２−１の上面を覆うキャップ絶縁膜１２ｅが埋設されている。

キャップ絶縁膜１２ｅを覆うように半導体基板１０の一面上に第１層間絶縁膜１３が形成されている。ビット線コンタクトプラグ１４は、第１層間絶縁膜１３を貫いて形成され、互いに隣接する一対のワード線１２の間に位置するビット線コンタクト接続領域の上面に接続されている。ビット線１５は、ビット線コンタクトプラグ１４の上面に接続されるように、ビット線コンタクトプラグ１４及び第１層間絶縁膜１３の上に積層配置されている。

ビット線１５の上には、シリコン窒化膜からなる保護絶縁膜（ビット線キャップ膜）１５ｄが設けられている。保護絶縁膜１５ｄ及びビット線１５の側壁には、シリコン窒化膜からなるビット線サイドウォール１５ｅが設けられている。また、保護絶縁膜１５ｄ及びビット線サイドウォール１５ｅを覆うように、全面にシリコン酸化膜からなる第２層間絶縁膜１６が設けられている。

容量コンタクト１７は、第２層間絶縁膜１６及び第１層間絶縁膜１３を貫通して各容量コンタクト接続領域に接続されている。容量コンタクト１７の上面に接続するように、第２の層間絶縁膜１６の上に容量コンタクトパッド１８が設けられている。また、容量コンタクトパッド１８を覆うように、全面にシリコン窒化膜からなるストップ窒化膜１９が設けられている。

キャパシタ２１の下部電極が、ストップ窒化膜１９を貫通し、容量コンタクトパッド１８に接続されるよう設けられている。下部電極表面を覆うように容量絶縁膜及び上部電極が設けられ、下部電極とともにキャパシタ２１を構成している。

キャパシタ２１を覆うように、第３層間絶縁膜２２が設けられている。周辺回路領域では、第３層間絶縁膜２２を貫通し半導体基板１０に達する第１のスルーホールを埋設して第１ビアプラグ２３が設けられている。第１ビアプラグ２３の上面には、第４層間絶縁膜上に形成された配線２４が接続されている。配線２４を覆うように、保護絶縁膜２５が全面に設けられている。

以上のように構成されたＤＲＡＭにおいて、図１（ｂ）に双方向矢印で示すように、容量コンタクト１７とワード線１２との間に短絡が生じる恐れがある。以下、図２を参照して詳述する。

図２は、図１（ｂ）の破線Ｂで囲まれた範囲を拡大した図である。図示のように、ワード線１２は、拡散絶縁膜１２ｂ、バリア膜１２ｃ、電極膜（ゲート電極）１２ｄ及びキャップ絶縁膜１２ｅを含む。ビット線１５は、、バリア膜１５ｂ、電極膜１５ｃ及びビット線キャップ膜１５ｄを含む。また、容量コンタクト１７は、バリア膜１７ｂと容量コンタクトプラグ１７ｃとを含む。

容量コンタクト１７を形成するため、第２層間絶縁膜１６及び第１層間絶縁膜１３を貫通し容量コンタクト接続領域に達する容量コンタクトホール１７ａが形成される。

容量コンタクトホール１７ａは、キャパシタ２１を含む他の構成要素との配置関係から、ワード線１２に一部重なるように配置される（図１（ａ）の容量コンタクトレイアウトパターン１７ｐ参照）。また、容量コンタクトホール１７ａの形成時には、その底部に第１層間絶縁膜１３が残存しないように、また接触面積を増加させるためオーバーエッチングが行われる。このため、容量コンタクトホール１７ａを形成する際に、キャップ絶縁膜１２ｅの一部もエッチングされ、電極膜（ゲート電極）１２ｄが容量コンタクトホール１７ａ内に露出してしまうことがある。そのような状態で、バリア膜１７ｂ及び容量コンタクトプラグ１７ｃで容量コンタクトホール１７ａを埋設し容量コンタクト１７を形成すると、容量コンタクト１７とワード線１２との間に短絡が生じる。

そこで、本発明は、このような容量コンタクト１７とワード線１２との間の短絡を防ぐことができる構成を持つ半導体装置を提供する。

以下、図面を参照して、本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭ）について詳細に説明する。なお、上述した関連するＤＲＡＭと同一の参照符合を付し、その説明を省略する。

図３（ａ）は、本実施の形態に係るＤＲＡＭの一部を示す平面図（一部透視図）であり、図３（ｂ）はそのＡ−Ａ’線断面図である。各図において、左側にメモリセル領域、右側に周辺回路領域が、それぞれ描かれている。なお、図３（ａ）及び図３（ｂ）は、寸法に関して正確に対応するものではない。

図３（ａ）及び（ｂ）に示すＤＲＡＭは、複数のサイドウォール１２ｆを有している点で図１（ａ）及び（ｂ）に示すＤＲＡＭと相違する。複数のサイドウォール１２ｆは、埋め込みワード線１２及び埋め込みダミーワード線１２−１の上に、その両側に沿うように配置されている。Ｙ方向に並ぶ複数のサイドウォール１２ｆは、素子分離領域１１の上で分断されている。

図４は、図３（ｂ）の破線Ｂで囲まれた範囲を拡大した図である。図４に示すように、ワード線１２は、トレンチ１２ａの開口側にレセス（溝）を残すように形成されている。換言すると、キャップ絶縁膜１２ｅは、その上面が半導体基板１０（活性領域１０ａ）の表面よりも下に位置するように形成されている。そして、サイドウォール１２ｆは、トレンチ１２ａ内に露出する活性領域の側面を覆うように形成されている。

サイドウォール１２ｆは、第１層間絶縁膜１３（及び第２層間絶縁膜１６）のエッチングの際に、耐性を示す材料で形成される。そのような材料として、金属膜、例えば、タングステンを用いることができる。また、チタンナイトライドとタングステンの積層膜を用いてもよい。

サイドウォール１２ｆを設けたことで、第１層間絶縁膜１３をエッチングした後のオーバーエッチングの際にエッチング進行が阻止される。これにより、コンタクトホールへのワード線１２の露出を防止できる。また、サイドウォール１２ｆとして、金属導電膜を用いることで、容量コンタクト（第１のコンタクト）１７と容量コンタクト接続領域（活性領域１０ａ）との間の接触面積を実質的に増大させることができ、コンタクト抵抗を低減することができる。

次に、本実施の形態に係る半導体装置の製造方法について説明する。

まず、図５（ａ）及び図５（ｂ）に示すように、半導体基板１０に素子分離領域１１を形成し、埋め込みワード線１２（埋め込みダミーワード線を含む）を形成する。

半導体基板１０としては、例えば、Ｐ型シリコン基板を用いることができる。

素子分離領域１１の形成は、まず、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、半導体基板１０に活性領域１０ａを区画する素子分離溝（トレンチ）を形成する。そして、形成した素子分離溝に絶縁膜を埋め込んで素子分離領域１１とする。素子分離溝を埋める絶縁膜としては、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor deposition）による酸化膜やＳＯＧ（Spin On Grass）膜を用いることができる。

埋め込みワード線１２の形成に先立って、公知のイオン注入技術を用いて活性領域１０ａに低濃度不純物拡散層を形成する。低濃度不純物拡散層の一部は、後に形成されるトランジスタのソース・ドレインの一部として機能する。

埋め込みワード線１２の形成は、まず、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、半導体基板１０にワード線１２用のトレンチ（ゲートトレンチ）１２ａを形成する。それから、形成したトレンチ１２ａの内表面を覆うように、拡散絶縁膜（ゲート絶縁膜）１２ｂを形成する。続いて、拡散絶縁膜１２ｂの上にバリア膜１２ｃを形成し、バリア膜１２ｃ上に電極膜（ゲート電極）１２ｄを形成する。

バリア膜１２ｃと電極膜１２ｄの形成は、これらの膜を一旦全面に形成した後、エッチバックしてトレンチ内に残るようにする。エッチバックは、電極膜１２ｄの上面位置がトレンチ１２ａ内の所定の深さ位置となるように行う。バリア膜１２ｃ及び電極膜１２ｄは、たとえば、ＴｉＮ及びＷである。

埋め込みワード線１２の上には、キャップ絶縁膜１２ｅが形成される。キャップ絶縁膜１２ｅの形成もまた、キャップ絶縁膜１２ｅを全面に形成した後、エッチバックすることにより行われる。このエッチバックは、キャップ絶縁膜１２ｅの上面位置がトレンチ１２ａ内に位置するように、即ち、半導体基板１０（活性領域１０ａ）の表面より下に位置するように、行う。キャップ絶縁膜１２ｅは、たとえば、プラズマ酸化膜である。

以上の結果、図５（ａ）及び図５（ｂ）に示す状態が得られる。図５（ｂ）に示すように、トレンチ１２ａの開口側には、キャップ絶縁膜１２ｅの上面を底部とする溝１２ｇが残されている。

次に、図６（ａ）及び図６（ｂ）に示すように、溝１２ｇ内に露出するトレンチの内面（活性領域１０ａの側面）を覆うサイドウォール１２ｆを形成する。

サイドウォール１２ｆの形成は、まず、全面にその材料膜を形成し、それをエッチバックして、Ｙ方向に沿って延在するライン状のサイドウォールとする。それから、公知のフォトリソグラフィ技術とドライエッチング技術を用いて、ライン状のサイドウォールを素子分離領域１１の上で分断し、各々、活性領域１０ａに対応するサイドウォール１２ｆとする。

サイドウォール１２ｆの材料膜としては、ＴｉＮ膜及びＷ膜の積層膜を用いることができる。これらの膜は導電性を有するため、ライン状のサイドウォールは、Ｙ方向に隣り合う活性領域１０ａを電気的に接続する。そこで、ライン状のサイドウォールを素子分離領域１１の上で分断し、各活性領域１０ａに対応するサイドウォール１２ｆとする。

次に、図７（ａ）及び図７（ｂ）を参照する。

サイドウォール１２ｆが形成された半導体基板１０の全面に、ＣＶＤ（Chemical Vapor Deposition）法等により第１層間絶縁膜１３を成膜し、その表面をＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。

次に、リソグラフィ技術とドライエッチング術とを用い、ビット線１５が形成される領域と活性領域１０ａとの重なり合う部分に、第１層間絶縁膜１３を貫くビット線コンタクトホール１４ａを形成する。そして、ビット線コンタクトホール１４ａ内に露出する活性領域１０ａに対して不純物を注入し、高濃度不純物領域（ビット線コンタクト接続領域）を形成する。それから、ＣＶＤ等の方法を用いて、ビット線コンタクトホール１４ａ内にポリシリコン等の導電材料を充填してビット線コンタクトプラグ１４（第２のコンタクト）を形成する。このとき、周辺回路領域では、第１層間絶縁膜１３の表面位置とその表面位置を一致させた下層電極膜１５ａが形成される。

次に、ＣＶＤ法等により、バリア膜１５ｂ、電極膜１５ｃ及びビット線キャップ膜１５ｄを順次成膜する。そして、リソグラフィ技術及びドライエッチング技術を用いて、バリア膜１５ｂ、電極膜１５ｃ及びビット線キャップ膜１５ｄをパターニングし、ビット線１５を形成する。

次に、ビット線サイドウォール絶縁膜を形成し、エッチバックしてビット線１５及びビット線キャップ膜１５ｄの側面にビット線サイドウォール１５ｅを形成する。

次に、ビット線１５を埋設するように、第２層間絶縁膜１６を形成する。そして、第２層間絶縁膜１６の表面がビット線１５の上面と面一となるように、第２層間絶縁膜１６の表面をＣＭＰ等により平坦化する。

次に、図８ａ〜図８ｃを参照する。

リソグラフィ技術とドライエッチング技術を用いて、第２層間絶縁膜１６及び第１層間絶縁膜を貫通する容量コンタクトホール１７ａを形成する。容量コンタクトホール１７ａの形成には、図８ａに示すようにＹ方向に沿って延在する開口をＸ方向に複数配列した容量コンタクトレイアウトパターン１７ｐを用いる。容量コンタクトレイアウトパターン１７ｐの開口は、活性領域１０ａであって、ワード線１２ともビット線１５とも重ならない領域を含むように設定される。容量コンタクトレイアウトパターン１７ｐを用いた容量コンタクトホール１７ａの形成位置は、ビット線サイドウォール１５ｅの存在により自己整合的に定まる。

容量コンタクトホール１７ａの形成の際、オーバーエッチングが行われる。その後形成される容量コンタクトと容量コンタクト接続領域との接触（電気的接続）を確実にするためである。このとき、容量コンタクトホール１７ａとワード線１２とが重なる部分では、図８ｃから理解されるように、サイドウォール１２ｆによってエッチングが停止する。これにより、容量コンタクト１７とワード線１２との間の短絡の発生が抑制される。

次に、容量コンタクトホール１７ａ内に露出する活性領域１０ａに対して不純物を注入し、高濃度不純物領域（容量コンタクト接続領域）を形成する。

次に、ＣＶＤ法により、バリア膜１７ｂとＷ（タングステン）膜を順次形成する。そして、これらの膜をＣＭＰにより、ビット線キャップ膜１５ｄが露出するまで平坦化する。これにより、バリア膜１７ｂ及びＷ膜は、各容量コンタクトホール１７ａに対応して分離される。即ち、Ｗ膜からなる容量コンタクトプラグ１７ｃを含む容量コンタクト１７が形成される。

容量コンタクト１７はサイドウォール１２ｆに接しており、サイドウォールは１２ｆは活性領域１０ａに接している。また、サイドウォール１２ｆは、図８ａから理解されるように、活性領域１０ａの容量コンタクト１７が接していない部分にも接している。これにより、容量コンタクト１７と活性領域１０ａとの実質的な接触面積が拡大され、両者の間の接触抵抗が低減される。

この後は、公知の方法により、図９ａ及び図９ｂに示すように、容量コンタクトパッド１８、ストップ窒化膜１９、キャパシタ２１、第３層間絶縁膜２２、第１ビアプラグ（配線コンタクト）２３、配線２４及び保護絶縁膜２５を形成する。

以上のようにして、図３に示す半導体装置が完成する。

本実施の形態によれば、容量コンタクトホール１７ａを形成する際のオーバーエッチングによっても、ワード線１２が容量コンタクトホール１７ａ内に露出せず、後に形成される容量コンタクト１７とワード線１２との間の短絡を防止することができる。

以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱することなく種々の変形、変更が可能である。特に、各膜の材料や成膜、加工方法は、一例に過ぎず、その目的に応じて種々の材料や方法を用いることができる。

１０ 半導体基板
１０ａ 活性領域
１１ 素子分離領域
１２ 埋め込みワード線
１２−１ 埋め込みダミーワード線
１２ａ トレンチ
１２ｂ 拡散絶縁膜
１２ｃ バリア膜
１２ｄ 電極膜
１２ｅ キャップ絶縁膜
１２ｆ サイドウォール
１２ｇ 溝
１３ 第１層間絶縁膜
１４ ビット線コンタクトプラグ
１４ａ ビット線コンタクトホール
１５，１５−１ ビット線
１５ａ 下層電極膜
１５ｂ バリア膜
１５ｃ 電極膜
１５ｄ 保護絶縁膜（ビット線キャップ膜）
１５ｅ ビット線サイドウォール
１６ 第２層間絶縁膜
１７ 容量コンタクト
１７ａ 容量コンタクトホール
１７ｂ バリア膜
１７ｃ 容量コンタクトプラグ
１７ｐ 容量コンタクトレイアウトパターン
１８ 容量コンタクトパッド
１９ ストップ窒化膜
２１ キャパシタ
２２ 第３層間絶縁膜
２３ 第１ビアプラグ
２４ 配線
２５ 保護絶縁膜

Claims (11)

1. 半導体基板に形成された活性領域と、
   前記活性領域を横切るように前記半導体基板に形成され、前記活性領域を第１及び第２の領域に分けるゲートトレンチと、
   前記ゲートトレンチの底部側の内面を覆うゲート絶縁膜と、
   前記ゲート絶縁膜上に形成され、前記ゲートトレンチの前記底部側を埋めるゲート電極と、
   前記ゲートトレンチの開口側にレセスを残すように、前記ゲートトレンチ内で前記ゲート電極上に形成されたキャップ絶縁膜と、
   前記レセス内に露出する前記活性領域の側壁を覆うサイドウォールと、
   前記活性領域、前記キャップ絶縁膜及び前記サイドウォールを覆う層間絶縁膜と、
   前記層間絶縁膜を貫いて前記第１の領域に達する第１のコンタクトと、
   を備えることを特徴とする半導体装置。
2. 前記第１のコンタクトが前記サイドウォールに接していることを特徴とする請求項１に記載の半導体装置。
3. 前記サイドウォールが金属膜からなることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記金属膜がチタンナイトライド及びタングステンの積層膜であることを特徴とする請求項３に記載の半導体装置。
5. 前記層間絶縁膜上に形成された容量素子をさらに備え、
   前記第１のコンタクトが前記第１の領域と前記容量素子との間を電気的に接続することを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
6. 前記第２の領域に接続される第２のコンタクトと、
   前記層間絶縁膜中に設けられ、前記第２のコンタクトに接続されるビット線と、 をさらに備えることを特徴とする請求項５に記載の半導体装置。
7. 前記容量素子をメモリセル容量とするＤＲＡＭであることを特徴とする請求項６に記載の半導体装置。
8. 半導体基板に活性領域を形成し、
   前記活性領域を横切るように前記半導体基板にゲートトレンチを形成し、前記活性領域を第１及び第２の領域に分け、
   前記ゲートトレンチの底部側の内面を覆うゲート絶縁膜を形成し、
   前記ゲート絶縁膜上にゲート電極を形成して前記ゲートトレンチの前記底部側を埋め、
   前記ゲートトレンチの開口側にレセスを残すように、前記ゲートトレンチ内の前記ゲート電極上にキャップ絶縁膜を形成し、
   前記レセス内に露出する前記活性領域の側壁を覆うサイドウォールを形成し、
   前記活性領域、前記キャップ絶縁膜及び前記サイドウォールを覆う層間絶縁膜を形成し、
   前記層間絶縁膜を貫いて前記第１の領域に達する第１のコンタクトホールを形成し、
   前記コンタクトホールを導電材料で埋め込んで第１のコンタクトを形成する、
   ことを特徴とする半導体装置の製造方法。
9. 前記第１のコンタクトホールが前記ゲートトレンチと重なる部分を持つことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記サイドウォールとして金属膜を用いることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
11. 前記金属膜としてチタンナイトライド及びタングステンの積層膜を用いることを特徴とする請求項１０に記載の半導体装置の製造方法。

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