TWI578499B - 記憶體裝置 - Google Patents

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TWI578499B
TWI578499B TW104123573A TW104123573A TWI578499B TW I578499 B TWI578499 B TW I578499B TW 104123573 A TW104123573 A TW 104123573A TW 104123573 A TW104123573 A TW 104123573A TW I578499 B TWI578499 B TW I578499B
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吳鐵將
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
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Description

記憶體裝置
本發明是有關於一種記憶體裝置。
在許多電子產品中，動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)為必要元件。為了增加動態隨機存取記憶體之元件密度與改善整體性能，產業製造商們花費許多努力以致力於縮小動態隨機存取記憶體之電晶體的尺寸。然而，當電晶體尺寸縮小時，其電極接觸電阻(junction contact resistance)係增加。此高電極接觸電阻會使得其陣列回寫(array write-back)性能降低。
本發明之一態樣提供一種記憶體裝置，包含基板、閘極結構、第一主動區、第二主動區與觸點。閘極結構置於基板中。第一主動區與第二主動區置於基板中，且分別置於閘極結構的相對側。閘極結構、第一主動區與第二主動區形成一記憶體單元。觸點置於第一主動區上並接觸第一主動區。觸點與第一主動區之間的界面為馬鞍狀。
在一或多個實施方式中，閘極結構的數量為複數個，第一主動區置於相鄰二之閘極結構之間並接觸閘極結構，且界面朝閘極結構之方向向上彎曲。
在一或多個實施方式中，第一主動區的數量為複數個，且記憶體裝置更包含第一絕緣結構，置於相鄰二之第一主動區之間並接觸第一主動區。界面朝第一主動區之方向向下彎曲。
在一或多個實施方式中，第一絕緣結構之上表面低於界面，使得第一主動區形成鰭狀結構。
本發明之另一態樣提供一種記憶體裝置，包含基板、第一主動區、第二主動區、閘極結構與觸點。第一主動區與第二主動區置於基板中。閘極結構置於基板中，且置於第一主動區與第二主動區之間。閘極結構、第一主動區與第二主動區形成一記憶體單元。觸點置於第一主動區上並接觸第一主動區。觸點與第一主動區之間的界面沿第一方向向上彎曲，且沿第二方向向下彎曲，第一方向與第二方向實質正交。
在一或多個實施方式中，閘極結構的數量為複數個，第一主動區沿著第一方向置於相鄰二之閘極結構之間且接觸閘極結構。
在一或多個實施方式中，第一主動區的數量為複數個，且記憶體裝置更包含第一絕緣結構，沿著第二方向置於相鄰二之第一主動區之間且接觸第一主動區。
在一或多個實施方式中，第一絕緣結構之上表面低於界面，使得第一主動區形成鰭狀結構。
在一或多個實施方式中，記憶體裝置更包含閘極介電層，置於閘極結構與第一主動區之間以及置於閘極結構與第二主動區之間。
在一或多個實施方式中，記憶體裝置更包含中間介電層，置於第二主動區上。
在一或多個實施方式中，閘極結構與第二主動區的數量皆為複數個。記憶體單元包含一之第一主動區，二之閘極結構，以及二之第二主動區。第一主動區置於閘極結構之間，且每一閘極結構置於第一主動區與一之第二主動區之間。
在一或多個實施方式中，記憶體裝置更包含複數個第二絕緣結構。記憶體單元置於相鄰二之第二絕緣結構之間。
在一或多個實施方式中，閘極結構包含第一部分與第二部分。第二部分置於第一部分與第一主動區之間以及置於第一部分與第二主動區之間。
在一或多個實施方式中，記憶體裝置更包含介電層，覆蓋閘極結構與第二主動區。觸點之數量為複數個，且介電層置於相鄰二之該些觸點之間。
在上述實施方式中，馬鞍狀的界面能夠減少觸點與第一主動區之間的電極接觸電阻。因界面為馬鞍形，因此其面積可大於傳統記憶體裝置的接觸面積(其為平坦界 面)。因此，觸點與第一主動區之間的電極接觸電阻可有效地減少。
110‧‧‧基板
112‧‧‧第一凹槽
114‧‧‧第二凹槽
120‧‧‧閘極結構
122‧‧‧第一部分
124‧‧‧第二部分
130‧‧‧第一主動區
132‧‧‧界面
140‧‧‧第二主動區
150‧‧‧觸點
160‧‧‧第一絕緣結構
162‧‧‧上表面
165‧‧‧第二絕緣結構
170‧‧‧閘極介電層
180‧‧‧中間介電層
190‧‧‧介電層
192‧‧‧溝槽
M‧‧‧記憶體單元
D1‧‧‧第一方向
D2‧‧‧第二方向
3-3、4-4‧‧‧線段
第1圖為本發明一實施方式之記憶體裝置的示意圖。
第2圖為第1圖之第一主動區的示意圖。
第3圖為沿第1圖之線段3-3的剖面圖。
第4圖為沿第1圖之線段4-4的剖面圖。
以下將以圖式揭露本發明的複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖為本發明一實施方式之記憶體裝置的示意圖，第2圖為第1圖之第一主動區130的示意圖。如第1圖與第2圖所示，記憶體裝置包含基板110、閘極結構120、第一主動區130、第二主動區140與觸點150。閘極結構120置於基板110中。第一主動區130與第二主動區140置於基板110中，且分別置於閘極結構120的相對側。換句話說，閘極結構120置於第一主動區130與第二主動區140之間。閘極結構 120、第一主動區130與第二主動區140形成一記憶體單元M。觸點150置於第一主動區130上並接觸第一主動區130。觸點150與第一主動區130之間的界面132為馬鞍狀。具體而言，觸點150與第一主動區130之間的界面132沿第一方向D1向上彎曲，且沿第二方向D2向下彎曲，第一方向D1與第二方向D2實質正交。
在本實施方式中，馬鞍狀的界面132能夠減少觸點150與第一主動區130之間的電極接觸電阻(junction contact resistance)。詳細而言，觸點150電性連接第一主動區130，因此觸點150可為第一主動區130與外接電路或元件，例如數位線(digit line)，之間的電性連接元件。通常第一主動區130與觸點150具不同材質，因此兩者之間自然存在電極接觸電阻。減少電極接觸電阻方法之一為增加第一主動區130與觸點150之間的接觸面積(亦即界面132的面積)。在本實施方式中，因界面132為一曲形界面，更具體而言，為馬鞍形界面，因此其面積可大於傳統記憶體裝置的接觸面積(其為平坦界面)。如此一來，第一主動區130與觸點150之間的電極接觸電阻可有效地減少。
在本實施方式中，基板110可為一半導體基板，例如為矽基板。第一主動區130與第二主動區140可為基板110中之摻雜區，且分別作為記憶體單元M之源極與汲極，或者相反。第一主動區130與第二主動區140根據實際需求可為n型摻雜或p型摻雜。因閘極結構120置於基板110中，本實施方式之記憶體裝置可被稱為凹陷式存取裝置 (recess access device,RAD)。當一偏壓提供至閘極結構120時，基板110內之閘極結構120周圍會形成一通道。電流會沿著通道而在第一主動區130與第二主動區140之間流動。
第3圖為沿第1圖之線段3-3的剖面圖。請一併參照第2圖與第3圖。在本實施方式中，第一主動區130沿著第一方向D1置於二相鄰之閘極結構120之間並接觸閘極結構120，且界面132朝著閘極結構120向上彎曲。也就是說，界面132沿第一方向D1之最低點實質位於相鄰二閘極結構120的中心處。
第4圖為沿第1圖之線段4-4的剖面圖。請一併參照第2圖與第4圖。在本實施方式中，記憶體裝置更包含第一絕緣結構160，沿著第二方向D2置於相鄰二第一主動區130之間且接觸第一主動區130。界面132朝著第一絕緣結構160向下彎曲。也就是說，第一絕緣結構160的數量可為複數個，且第一主動區130與第一絕緣結構160沿著第二方向D2交替排列。因此，相鄰二第一主動區130因置於其間的第一絕緣結構160而互相電性隔離。界面132沿第二方向D2之最高點實質位於相鄰二第一絕緣結構160的中心處。
在本實施方式中，第一絕緣結構160可為淺溝槽隔離(shallow trench isolation,STI)結構。具體而言，基板110具有複數個第一凹槽112，而第一絕緣結構160分別填滿第一凹槽112。在一些實施方式中，第一絕緣結構160之材質可為介電材料，例如氧化矽或其他合適的材料。
在本實施方式中，第一絕緣結構160之上表面162低於界面132，使得第一主動區130形成鰭狀結構，如第4圖所示。觸點150更覆蓋第一絕緣結構160，因此第一絕緣結構160之上表面162即為第一絕緣結構160與觸點150之間的界面。因上表面162低於界面132，第一主動區130至少部分之側邊係被第一絕緣結構160所暴露並接觸觸點150。如此一來，因第一主動區130之鰭狀結構，觸點150與第一主動區130之間的接觸面積可進一步增加。
請一併參照第1圖與第3圖。在本實施方式中，記憶體裝置更包含閘極介電層170，置於閘極結構120與第一主動區130之間以及閘極結構120與第二主動區140之間。具體而言，閘極介電層170用以絕緣閘極結構120，以防止閘極結構120之電流漏至第一主動區130、第二主動區140與/或基板110。閘極介電層170覆蓋第一主動區130與第二主動區140，且閘極結構120形成於閘極介電層170上。在一些實施方式中，閘極介電層170之材質為氧化物，例如二氧化矽，然而本發明不以此為限。
在本實施方式中，記憶體裝置更包含複數個第二絕緣結構165。記憶體單元M置於相鄰二之第二絕緣結構165之間。具體而言，相鄰二第一絕緣結構160與相鄰二第二絕緣結構165一併定義記憶體單元M。在本實施方式中，記憶體單元M包含一之第一主動區130、二之閘極結構120以及二之第二主動區140。第一主動區130置於二閘極結構120之間，且每一閘極結構120置於第一主動區130與一之 第二主動區140之間。更進一步的，每一第二主動區140置於一之閘極結構120與一之第二絕緣結構165之間。一之第一主動區130、一之第二主動區140以及一之閘極結構120形成一電晶體。因此，記憶體單元M包含二電晶體，且該二電晶體共享同一第一主動區130。
在本實施方式中，第二絕緣結構165可為淺溝槽隔離(shallow trench isolation,STI)結構。具體而言，基板110具有複數個第二凹槽114，而第二絕緣結構165分別填滿第二凹槽114。在一些實施方式中，第二絕緣結構165之材質可為介電材料，例如氧化矽或其他合適的材料。
在本實施方式中，記憶體裝置更包含中間介電層(interlayer dielectric,ILD)180，置於第二主動區140上。更進一步的，閘極介電層170置於中間介電層180與第二主動區140之間。具體而言，中間介電層180置於第二主動區140上且覆蓋二之第二主動區140，以及置於該二第二主動區140之間的第二絕緣結構165上。
在本實施方式中，閘極結構120可為單層或多層結構。舉例而言，第1圖與第3圖之閘極結構120包含一第一部分122與一第二部分124，第二部分124置於第一部分122與第一主動區130之間且置於第一部分122與第二主動區140之間。在一些實施方式中，第一部分122之材質可為鎢(tungsten,W)，且第二部分124之材質可為氮化鈦(titanium nitride,TiN)。第二部分124可於空間上隔絕第一部分122與基板110。在一些其他實施方式中，閘極結構 120之材質可為氮化鉭(tantalum nitride,TaN)、氮化鎢(tungsten nitride,WN)、釕(ruthenium,Ru)、氮化鉬(molybdenum nitride,MoN)、氮化組/氮化鈦、氮化鎢/氮化鈦、砷(arsenic,As)摻雜多晶矽、鉭(tantalum,Ta)、鋁(Aluminum,Al)、鈦(titanium,Ti)、氮化鋯(zirconium nitride,ZrN)或上述之任意組合。
在本實施方式中，記憶體裝置更包含介電層190，覆蓋閘極結構120、第二主動區140與中間介電層180，且置於相鄰二觸點150之間。具體而言，介電層190用以絕緣觸點150，並保護閘極結構120與第二主動區140。在一些實施方式中，一初始介電層(未繪示)可形成於基板110上且覆蓋基板110上的所有結構(亦即閘極結構120、第一主動區130、第二主動區140與中間介電層180)。複數個溝槽192接著形成於初始介電層中以分別暴露出第一主動區130。溝槽192可例如以蝕刻方式形成。在蝕刻過程時，若基板110為矽基板，則可增加矽蝕刻率以形成馬鞍形的界面132。具體而言，因矽蝕刻率增加，第一凹槽112被蝕刻的速度較第一主動區130之側壁還快，因此界面132會沿著第二方向D2向下彎曲。更進一步地，因用以蝕刻之電漿於溝槽192中心的濃度較於溝槽192側壁的濃度高，因此溝槽192中心部分具有較溝槽192側壁部分快的蝕刻率，使得被蝕刻的第一主動區130之界面132會沿著第一方向D1向上彎曲。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧基板
112‧‧‧第一凹槽
114‧‧‧第二凹槽
120‧‧‧閘極結構
122‧‧‧第一部分
124‧‧‧第二部分
130‧‧‧第一主動區
132‧‧‧界面
140‧‧‧第二主動區
150‧‧‧觸點
160‧‧‧第一絕緣結構
162‧‧‧上表面
165‧‧‧第二絕緣結構
170‧‧‧閘極介電層
180‧‧‧中間介電層
190‧‧‧介電層
192‧‧‧溝槽
M‧‧‧記憶體單元
D1‧‧‧第一方向
D2‧‧‧第二方向
3-3、4-4‧‧‧線段

Claims (14)

  1. 一種記憶體裝置，包含：一基板；一閘極結構，置於該基板中；一第一主動區與一第二主動區，置於該基板中，且分別置於該閘極結構的相對側，其中該閘極結構、該第一主動區與該第二主動區形成一記憶體單元；以及一觸點，置於該第一主動區上並接觸該第一主動區，其中該觸點與該第一主動區之間的一界面為馬鞍狀。
  2. 如請求項1所述之記憶體裝置，其中該閘極結構的數量為複數個，該第一主動區置於相鄰二之該些閘極結構之間並接觸該些閘極結構，且該界面朝該二閘極結構之方向向上彎曲。
  3. 如請求項1所述之記憶體裝置，其中該第一主動區的數量為複數個，且該記憶體裝置更包含：一第一絕緣結構，置於相鄰二之該些第一主動區之間並接觸該些第一主動區，其中該界面朝該二第一主動區之方向向下彎曲。
  4. 如請求項3所述之記憶體裝置，其中該第一絕緣結構之一上表面低於該界面，使得該些第一主動區形成一鰭狀結構。
  5. 一種記憶體裝置，包含：一基板；一第一主動區與一第二主動區，置於該基板中；一閘極結構，置於該基板中，且置於該第一主動區與該第二主動區之間，其中該閘極結構、該第一主動區與該第二主動區形成一記憶體單元；以及一觸點，置於該第一主動區上並接觸該第一主動區，其中該觸點與該第一主動區之間的一界面沿一第一方向向上彎曲，且沿一第二方向向下彎曲，該第一方向與該第二方向實質正交。
  6. 如請求項5所述之記憶體裝置，其中該閘極結構的數量為複數個，該第一主動區沿著該第一方向置於相鄰二之該些閘極結構之間且接觸該些閘極結構。
  7. 如請求項5所述之記憶體裝置，其中該第一主動區的數量為複數個，且該記憶體裝置更包含：一第一絕緣結構，沿著該第二方向置於相鄰二之該些第一主動區之間且接觸該些第一主動區。
  8. 如請求項5所述之記憶體裝置，其中該第一絕緣結構之一上表面低於該界面，使得該些第一主動區形成一鰭狀結構。
  9. 如請求項1或5所述之記憶體裝置，更包含：一閘極介電層，置於該閘極結構與該第一主動區之間以及置於該閘極結構與該第二主動區之間。
  10. 如請求項1或5所述之記憶體裝置，更包含：一中間介電層，置於該第二主動區上。
  11. 如請求項1或5所述之記憶體裝置，其中該閘極結構與該第二主動區的數量皆為複數個，該記憶體單元包含該第一主動區，二之該些閘極結構，以及二之該些第二主動區，該第一主動區置於該些閘極結構之間，且每一該些閘極結構置於該第一主動區與一之該些第二主動區之間。
  12. 如請求項1或5所述之記憶體裝置，更包含：複數個第二絕緣結構，其中該記憶體單元置於相鄰二之該些第二絕緣結構之間。
  13. 如請求項1或5所述之記憶體裝置，其中該閘極結構包含：一第一部分；以及 一第二部分，置於該第一部分與該第一主動區之間以及置於該第一部分與該第二主動區之間。
  14. 如請求項1或5所述之記憶體裝置，更包含：一介電層，覆蓋該閘極結構與該第二主動區，其中該觸點之數量為複數個，且該介電層置於相鄰二之該些觸點之間。
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