KR101132801B1 - 매립 게이트가 구비된 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명의 매립 게이트가 구비된 반도체 소자의 제조방법은, 반도체 기판의 게이트 트렌치가 형성될 활성 영역의 표면을 노출시키는 하드마스크막 패턴을 형성하는 단계; 반도체 기판의 노출 영역을 식각하여 게이트 트렌치를 형성하는 단계; 게이트 트렌치의 노출면에 게이트 절연막을 형성하는 산화 공정을 진행하는 단계; 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계; 게이트 트렌치의 나머지 부분을 캡핑 절연막으로 매립하는 단계; 캡핑 절연막을 활성 영역의 표면으로부터 제1 두께만큼 남기고 리세스시키는 제1 세정을 수행하는 단계; 및 반도체 기판 상에 제2 세정을 수행하여 하드마스크막 패턴을 제거하면서 산화 공정에서 하드마스크막 패턴의 측벽에 생성된 산화막을 제거하여 리세스된 캡핑 절연막의 표면을 평평한 형상으로 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 매립 게이트가 구비된 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 디자인 룰(design rule) 또한 축소됨에 따라 패턴의 크기가 작아지고 있고, 반도체 소자를 구성하는 트랜지스터의 게이트의 폭 또한 점점 줄어들고 있다. 이에 따라 소스 영역 및 드레인 영역 사이의 전계의 세기도 커지고 있다. 이와 같이 증가된 전계의 세기에 의해, 소스 영역과 드레인 영역 사이에서 전자가 가속되어 드레인 영역 근처의 게이트 절연막을 어택(attack)하는 핫 캐리어(hot carrier)가 다수 발생하게 된다. 그리고 이와 같은 핫 캐리어는 소자의 전기적인 특성들을 열화시키는 것으로 알려져 있다. 특히 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체 메모리 소자의 경우, 소스 영역과 드레인 영역 사이의 전계의 세기가 증가함에 따라 누설전류가 발생하고, 이는 디램의 중요한 특성들 중의 하나인 리프레시(refresh) 특성에 나쁜 영향을 끼치고 있다. 이러한 구조적인 문제 외에도, 소스 영역 및 드레인 영역 사이의 거리가 좁아짐에 따라 펀치스루(punch-through)에 대한 마진(margin) 또한 줄어들면서 트랜지스터의 단채널 효과(short channel effect) 및 누설전류가 증가하는 문제가 나타나고 있다.
이와 같이 트랜지스터의 게이트의 크기가 감소함에 따라 발생하는 문제점을 해결하기 위해 반도체 기판 내에 형성된 트렌치와 중첩하여 게이트를 형성하는 리세스 게이트(recess gate)가 제안되어 적용하고 있다. 리세스 게이트는 평판형(planar type) 게이트에 비하여 유효 채널 길이가 증가하여 단채널 효과 및 누설전류를 감소시킬 수 있다. 그러나 리세스 게이트는 워드라인과 비트라인이 오버랩(overlap)되고, 워드라인 스페이서에 의해 워드라인과 비트라인이 분리되는 구조를 가진다. 이에 따라 워드라인 및 비트라인의 오버랩에 의해 기생 캐패시턴스 값이 증가하는 문제가 있다. 기생 캐패시턴스 값이 증가하면 비트라인 센싱 마진(sensing margin)을 확보하기 위한 셀 캐패시턴스 값이 감소하여 반도체 소자의 리프레시 특성을 저하된다. 이에 따라 리세스 게이트를 적용하는 과정에서 유발되는 문제를 개선하면서 반도체 소자의 리프레시 특성을 개선할 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 매립 게이트를 제조하는 과정에서 산화막 잔여물에 의해 발생하는 스페이서막의 프로파일이 왜곡되는 현상을 방지하는 방법으로, 후속 랜딩플러그가 형성될 영역의 노출 공간의 크기를 확보할 수 있는 매립 게이트가 구비된 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 실시예에 따른 매립 게이트가 구비된 반도체 소자의 제조방법은, 반도체 기판의 게이트 트렌치가 형성될 활성 영역의 표면을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 반도체 기판의 노출 영역을 식각하여 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치의 노출면에 게이트 절연막을 형성하는 산화 공정을 진행하는 단계; 상기 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계; 상기 게이트 트렌치의 나머지 부분을 캡핑 절연막으로 매립하는 단계; 상기 캡핑 절연막을 상기 활성 영역의 표면으로부터 제1 두께만큼 남기고 리세스시키는 제1 세정을 수행하는 단계; 및 상기 반도체 기판 상에 제2 세정을 수행하여 상기 하드마스크막 패턴을 제거하면서 상기 산화 공정에서 상기 하드마스크막 패턴의 측벽에 생성된 산화막을 제거하여 상기 리세스된 캡핑 절연막의 표면을 평평한 형상으로 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제2 세정을 수행하는 단계 이후에, 상기 리세스된 캡핑 절연막 위에 스페이서막을 형성하는 단계; 상기 스페이서막 위에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 매립 게이트 전극 사이의 활성 영역 표면을 노출시키는 랜딩플러그용 콘택홀을 형성하는 단계; 및 상기 랜딩플러그용 콘택홀을 도전성 물질로 매립하여 랜딩플러그를 형성하는 단계를 포함한다.
상기 하드마스크막 패턴은 질화막을 포함하여 형성할 수 있다.
상기 산화 공정은 산소(O2)가스와 수소(H2)가스를 혼합한 소스 가스를 촉매 반응기로 통과시켜 발생시킨 산소 라디칼을 공급하는 라디칼 산화 방식으로 진행하는 것이 바람직하다.
상기 매립 게이트 전극을 형성하는 단계 이후에 상기 매립 게이트 전극의 노출면을 차단하는 실링 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 캡핑 절연막은 스핀 온 절연막(SOD)으로 형성할 수 있다.
상기 제1 세정을 수행하는 단계는 암모니아(NH3) 가스, 아르곤(Ar) 가스 및 불산(HF) 가스를 포함하는 세정 소스를 공급하여 건식 세정으로 진행하는 것이 바람직하다.
상기 제1 세정은 60mT보다 높은 압력을 인가한 상태에서 진행하면서 상기 암모니아(NH3) 가스 및 아르곤(Ar) 가스는 1:1의 부피비로 공급하고 상기 불산(HF) 가스는 1보다 높은 부피비로 공급하여 진행하는 것이 바람직하다.
상기 제1 세정은 상기 캡핑 절연막이 활성 영역의 표면으로부터 150Å내지 200Å의 위치에 남게 되는 지점을 타겟으로 지정하여 진행하는 것이 바람직하다.
상기 제2 세정은 인산(H3PO4) 용액을 사용하여 진행하는 것이 바람직하다.
상기 제2 세정은 상기 하드마스크막 패턴의 측벽에 생성된 산화막을 모두 제거하기 위해 850초 내지 950초 동안 진행하는 것이 바람직하다.
본 발명에 따르면, 매립 게이트가 구비된 반도체 소자의 제조방법은, 매립 게이트를 형성하는 과정에서 발생된 산화막을 세정 공정으로 제거함으로써 스페이서막의 프로파일이 왜곡되는 것을 방지하여 랜딩플러그용 콘택홀의 노출 공간을 확보할 수 있어 접촉 저항을 감소시킬 수 있다.
세정 공정을 두 단계로 나누어 진행하여 캡핑 절연막의 손실 없이 랜딩플러그용 콘택홀의 노출 공간을 확보할 수 있다.
도 1 내지 도 11은 본 발명의 실시예에 따른 매립 게이트가 구비된 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 11은 본 발명의 실시예에 따른 매립 게이트가 구비된 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 특히 도 7 및 도 11은 프로파일 왜곡 현상에 의해 발생된 문제점을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 내에 게이트 트렌치(115)를 형성한다. 구체적으로, 반도체 기판(100) 위에 게이트 트렌치(115)가 형성될 영역을 정의하는 마스크막 패턴(113)을 형성한다. 마스크막 패턴(113)은 패드산화막 패턴(105) 및 하드마스크 질화막 패턴(110)이 적층된 구조로 이루어진다. 이 마스크막 패턴(113)은 반도체 기판(100)의 일부 표면, 즉 매립 게이트 구조가 만들어질 영역의 표면을 노출시키는 개구부를 갖는다. 다음에 마스크막 패턴(113)을 식각마스크로 한 식각으로 반도체 기판(100)의 노출부분을 일정 깊이로 식각하여 게이트 트렌치(115)를 형성한다.
도 2를 참조하면, 게이트 트렌치(115)의 노출면에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 산화 공정, 예를 들어 라디칼 산화 방식을 이용한 산화막으로 형성한다. 라디칼 산화 방식은 산소(O2)가스와 수소(H2)가스를 소정 비율로 혼합한 소스 가스를 촉매 반응기로 통과시켜 발생시킨 산소 라디칼을 반도체 기판(100) 상에 공급하여 진행한다. 이렇게 발생된 산소 라디칼은 반도체 기판(100)과 반응하여 게이트 트렌치(115)의 노출면에 게이트 절연막(120)을 형성한다. 또한 산소 라디칼과 하드마스크 질화막 패턴(110)이 반응함에 따라 하드마스크 질화막 패턴(110)의 노출된 측면부의 표면이 산화막(125)으로 변환된다.
도 3을 참조하면, 게이트 트렌치(115)를 일부 매립하는 매립 게이트 전극(130)을 형성한다. 구체적으로, 반도체 기판(100) 상에 게이트 전극 물질막을 형성한다. 게이트 전극 물질막은 비록 도면에 도시하지는 않았지만 배리어 금속막 및 금속막의 적층 구조로 형성할 수 있다. 여기서 배리어 금속막은 티타늄나이트라이드(TiN)막으로 형성할 수 있고, 금속막은 텅스텐(W)막으로 형성할 수 있다. 이 경우 게이트 전극 물질막은 금속막을 장벽 금속막이 둘러싼 형상으로 구성된다. 다음에 게이트 전극 물질막을 리세스시켜 게이트 트렌치(115)를 일부 매립하는 매립 게이트 전극(130)을 형성한다. 여기서 리세스 공정은 에치백(etch back) 공정으로 진행할 수 있다.
다음에 매립 게이트 전극(130), 게이트 절연막(120) 및 하드마스크 질화막 패턴(110)의 측면에 형성된 산화막(125)의 형상을 따라 실링 절연막(135)을 형성한다. 실링 절연막(135)은 매립 게이트 전극(130)의 표면을 덮어 이후 형성할 랜딩플러그와 매립 게이트 전극(130)을 절연시키는 역할을 한다.
도 4를 참조하면, 매립 게이트 전극(130)이 매립된 영역을 제외한 게이트 트렌치(115)의 나머지 부분을 캡핑 절연막(140)으로 모두 매립한다. 캡핑 절연막(140)은 스핀 온 절연막(SOD; Spin on dielectric)으로 형성할 수 있다. 이를 위해 반도체 기판(100) 상에 스핀 온 절연 물질을 포함하는 캡핑 물질을 형성한다. 다음에 캡핑 물질 상에 평탄화 공정을 진행한다. 평탄화 공정은 하드마스크 질화막 패턴(110)의 상부 표면이 노출되는 지점을 평탄화 정지점으로 하여 진행한다. 이러한 평탄화 공정은 화학적기계적연마(CMP; Chemical mechanical polishing) 방식으로 진행할 수 있다.
도 5를 참조하면, 캡핑 절연막(140)을 표면으로부터 제1 깊이(d1)만큼 리세스시키는 제1 세정을 수행한다. 제1 세정은 건식 세정 방식으로 진행할 수 있다. 이를 위해 캡핑 절연막(140)이 형성된 반도체 기판(100)을 건식 세정을 위한 세정 챔버(미도시함) 내에 배치한다. 다음에 세정 챔버 내에 세정을 위한 세정 소스를 공급한다. 건식 세정을 위한 세정 소스는 불산(HF) 가스, 암모니아(NH3) 가스 및 아르곤(Ar) 가스를 포함하여 공급한다. 여기서 암모니아(NH3) 가스 및 아르곤(Ar) 가스는 각각 1:1의 부피비로 공급하고, 불산(HF) 가스는 암모니아(NH3) 가스 및 아르곤(Ar) 가스의 부피비보다 높은 부피비, 예를 들어 1 보다 높은 부피비로 공급하여 세정 반응성을 증가시킨다. 제1 세정을 진행하는 동안 세정 챔버 내의 압력은, 60mT 내지 80mT의 압력을 인가한 상태에서 진행한다.
이 경우, 본 발명에 따른 제1 세정은 일반적으로 건식 세정 진행시 세정 챔버 내의 압력을 60mT보다 낮은 압력으로 인가하는 경우에 비해 상대적으로 높은 압력, 예를 들어 60mT보다 높은 압력을 인가한 상태에서 진행한다. 세정 소스를 공급하면 캡핑 절연막내의 산소 물질과 세정 소스의 반응으로 부산물(by product)이 생성되고, 열을 인가하여 이 부산물을 제거하는 방식으로 캡핑 절연막이 리세스된다. 그런데 60mT보다 낮은 압력으로 인가하는 경우에는 세정 소스가 캡핑 절연막(140) 내부로 천천히 침투되고, 침투되는 두께가 얇아지면서 필름 간 선택비가 증가하게 된다. 이 경우, 스핀 온 절연막(SOD)을 포함하는 캡핑 절연막(140)은 하드마스크 질화막 패턴(110)의 측벽 부분에 가까울수록 질소(N) 성분이 높아 세정 공정에서 용이하게 제거되지 않는다. 이에 따라 세정 챔버 내의 압력을 60mT보다 높은 압력으로 인가함으로써 필름 간 선택비를 감소시킨다.
60mT보다 높은 압력으로 인가하여 필름 간 선택비를 감소시킴으로써 하드마스크 질화막 패턴(110)의 측벽 부분에 위치한 캡핑 절연막(140)의 리세스가 용이하게 이루어질 수 있다. 이에 따라 도 4에 도시한 바와 같이, 캡핑 절연막(140)을 평탄화하는 과정에서 발생된 디싱(dishing)에 의한 뿔 형상(143)을 제거할 수 있다. 또한, 제1 세정은 캡핑 절연막(140)이 도 5에서 점선(A)으로 나타낸 활성 영역의 표면으로부터 150Å내지 200Å의 위치에 리세스되어 남게 되는 지점(h1)을 타겟으로 지정하여 진행한다.
도 6을 참조하면, 하드마스크 질화막 패턴(110)을 제거하여 반도체 기판(100)을 노출시키는 제2 세정을 수행한다. 제2 세정은 인산(H3PO4) 용액을 사용하는 습식 세정 방식으로 진행하는 것이 바람직하다. 이러한 제2 세정은 일반적으로 질화막을 제거하기 위해 진행하는 인산 공정을 700초 보다 짧은 시간 동안 진행하는 방식보다 오랜 시간 동안, 예컨대 850초 내지 950초 동안 진행하여 하드마스크 질화막 패턴(110)을 제거한다.
한편, 캡핑 절연막(140)을 도 5에서 점선(A)으로 나타낸 활성 영역의 표면으로부터 100Å보다 낮은 위치까지 리세스되어 남게 되는 지점(h2)을 타겟으로 하여 제1 세정을 진행하면, 인산 공정을 진행하는 과정에서 캡핑 절연막(140)의 손실이 발생하게 된다. 이에 따라 캡핑 절연막(140)의 잔류 높이가 낮은 경우에는 인산 공정을 700초 보다 짧은 시간 동안 진행하였다. 그러나 게이트 절연막(120)을 형성하는 과정에서 하드마스크 질화막 패턴(110)의 측면에 형성된 산화막(125)은 도 5에 도시한 바와 같이, 하드마스크 질화막 패턴(110)과 실링 절연막(135)의 사이에 위치한다. 이에 따라 인산 공정 진행시 하드마스크 질화막 패턴(110) 및 실링 절연막(135)이 모두 제거된 이후에 산화막(125)에 대한 식각이 발생하게 된다. 따라서 인산 공정을 700초 보다 짧은 시간 동안 진행하면 공급된 인산이 산화막(125)에 반응하는 시간이 짧아지면서 도 7에 도시한 바와 같이, 완전히 제거되지 않은 잔류물(R)이 남게 된다. 이와 같이 잔류물(R)이 남아 있는 상태에서 후속 공정을 진행하면 잔류물(R)의 형상을 따라 프로파일 왜곡이 발생하게 되고 랜딩플러그 콘택홀 형성 영역이 좁아지는 문제가 발생한다.
이에 따라 본 발명의 실시예에서는 캡핑 절연막(140)을 150Å내지 200Å의 위치에 리세스되어 남게 되는 지점(h1)을 타겟 위치로 지정하여 제1 세정을 진행한 다음, 제2 세정인 인산 공정을 850초 내지 950초 동안 진행한다. 이에 따라 하드마스크 질화막 패턴(110) 및 실링 절연막(135)이 제거된 후에 남아 있는 산화막(125)이 잔류하지 않고 모두 제거되어 후속 공정을 진행하는 경우에도 프로파일 왜곡을 방지할 수 있다.
다시 도 6을 참조하면, 하드마스크 질화막 패턴(110)을 제거하여 반도체 기판(100)을 노출시키는 제2 세정을 진행하는 과정에서 도 6에서 점선(A)으로 나타낸 활성 영역(A) 아래로 실링 질화막(135)이 제거된다. 그리고 실링 질화막(135)이 제거된 부분으로 침투한 인산에 의해 캡핑 절연막(140)에 대한 식각이 진행되면서 캡핑 절연막(140)의 형상은 뿔 모양에서 완만한 곡선 형태로 구현된다.
도 8을 참조하면, 반도체 기판(100) 상에 스페이서막(153)을 형성한다. 스페이서막(153)은 스페이서 질화막(145) 및 스페이서 산화막(150)이 적층된 구조로 형성할 수 있다. 여기서 스페이서막(153)은 완만한 곡선 형태로 구현된 캡핑 절연막(140)의 형상을 따라 형성됨에 따라 평평한 형상으로 형성된다. 다음에 스페이서막(153) 상에 층간절연막(155)을 형성한다.
도 9를 참조하면, 층간절연막(155)을 식각하여 매립 게이트 전극(130) 사이에 위치한 점선(A)으로 나타낸 활성 영역의 표면을 노출시키는 랜딩플러그용 콘택홀(160)을 형성한다.
도 7에 도시된 바와 같이, 완전히 제거되지 않은 잔류물(R)이 남아 있는 상태에서 랜딩플러그 콘택홀을 형성하기 위한 후속 공정을 진행하면 도 11에 도시된 바와 같이, 잔류물(R)의 형상을 따라 스페이서막(153a)이 형성되면서 프로파일 왜곡이 발생하게 되고, 이러한 잔류물(R) 및 스페이서막(153a)은 랜딩플러그 콘택홀을 형성하기 위한 식각 공정에서 식각 배리어로 작용하여 랜딩플러그 콘택홀의 노출 공간의 폭(w2)이 좁아지게 된다. 이와 같이 좁은 랜딩플러그 콘택홀로 형성된 랜딩플러그는 접촉 저항이 증가하게 된다.
이에 대해 본 발명의 실시예에 따르면, 하드마스크 질화막 패턴(110) 및 실링 절연막(135)이 제거된 후에 남아 있는 산화막(125)이 모두 제거되어 캡핑 절연막(140)의 형상이 완만하게 구현되고, 스페이서막(153) 또한 평평한 형상으로 형성됨에 따라 랜딩플러그용 콘택홀(160)을 형성하기 위해 층간절연막(155)을 식각하는 과정에서 장애물이 되는 막이 없어 랜딩플러그용 콘택홀(160)의 노출 공간의 폭(w2)을 잔류물(R)이 남아 있는 경우보다 넓게 확보할 수 있어 접촉 저항을 감소시킬 수 있다.
도 10을 참조하면, 랜딩플러그용 콘택홀(160)을 도전막으로 매립하여 랜딩플러그(165)를 형성한다. 랜딩플러그(165)는 랜딩플러그용 콘택홀(160)을 도전성막, 예를 들어 폴리실리콘막으로 매립한 다음, 평탄화 공정을 진행하여 형성할 수 있다.
100: 반도체 기판 115: 게이트 트렌치
125: 산화막 130: 매립 게이트 전극
135: 실링 절연막 140: 캡핑 절연막
A: 활성 영역 표면 153: 스페이서막
160: 랜딩플러그용 콘택홀 165: 랜딩플러그
125: 산화막 130: 매립 게이트 전극
135: 실링 절연막 140: 캡핑 절연막
A: 활성 영역 표면 153: 스페이서막
160: 랜딩플러그용 콘택홀 165: 랜딩플러그
Claims (11)
- 반도체 기판의 게이트 트렌치가 형성될 활성 영역의 표면을 노출시키는 하드마스크막 패턴을 형성하는 단계;
상기 반도체 기판의 노출 영역을 식각하여 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치의 노출면에 게이트 절연막을 형성하는 산화 공정을 진행하는 단계;
상기 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계;
상기 게이트 트렌치의 나머지 부분을 캡핑 절연막으로 매립하는 단계;
상기 캡핑 절연막을 상기 활성 영역의 표면으로부터 제1 두께만큼 남기고 리세스시키는 제1 세정을 수행하는 단계; 및
상기 반도체 기판 상에 제2 세정을 수행하여 상기 하드마스크막 패턴을 제거하면서 상기 산화 공정에서 상기 하드마스크막 패턴의 측벽에 생성된 산화막을 제거하여 상기 리세스된 캡핑 절연막의 표면을 평평한 형상으로 형성하는 단계를 포함하는 것을 특징으로 하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 제2 세정을 수행하는 단계 이후에,
상기 리세스된 캡핑 절연막 위에 스페이서막을 형성하는 단계;
상기 스페이서막 위에 층간절연막을 형성하는 단계;
상기 층간절연막을 식각하여 상기 매립 게이트 전극 사이의 활성 영역 표면을 노출시키는 랜딩플러그용 콘택홀을 형성하는 단계; 및
상기 랜딩플러그용 콘택홀을 도전성 물질로 매립하여 랜딩플러그를 형성하는 단계를 포함하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 하드마스크막 패턴은 질화막을 포함하여 형성하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 산화 공정은 산소(O2)가스와 수소(H2)가스를 혼합한 소스 가스를 촉매 반응기로 통과시켜 발생시킨 산소 라디칼을 공급하는 라디칼 산화 방식으로 진행하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 매립 게이트 전극을 형성하는 단계 이후에 상기 매립 게이트 전극의 노출면을 차단하는 실링 절연막을 형성하는 단계를 더 포함하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 캡핑 절연막은 스핀 온 절연막(SOD)으로 형성하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제1 세정을 수행하는 단계는 암모니아(NH3) 가스, 아르곤(Ar) 가스 및 불산(HF) 가스를 포함하는 세정 소스를 공급하여 건식 세정으로 진행하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,
상기 제1 세정은 60mT이상의 압력을 인가한 상태에서 진행하면서 상기 암모니아(NH3) 가스 및 아르곤(Ar) 가스는 1:1의 부피비로 공급하고 상기 불산(HF) 가스는 1보다 높은 부피비로 공급하여 진행하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제1 세정은 상기 캡핑 절연막이 활성 영역의 표면으로부터 150Å내지 200Å의 위치에 남게 되는 지점을 타겟으로 지정하여 진행하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제2 세정은 인산(H3PO4) 용액을 사용하여 진행하는 매립 게이트가 구비된 반도체 소자의 제조방법. - 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 제2 세정은 상기 하드마스크막 패턴의 측벽에 생성된 산화막을 모두 제거하기 위해 850초 내지 950초 동안 진행하는 매립 게이트가 구비된 반도체 소자의 제조방법.
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| KR1020100065591A KR101132801B1 (ko) | 2010-07-07 | 2010-07-07 | 매립 게이트가 구비된 반도체 소자의 제조방법 |
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