CN113010093A - 存储器系统以及存储器控制器 - Google Patents

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Abstract

本公开的实施例涉及一种存储器系统以及一种存储器控制器。其中，对应于不同通道的不同数据输入/输出端子组中的数据输入/输出端子可以彼此相邻布置，从而防止在数据输入/输出操作期间发生信号偏移以及不同信号之间的干扰，并减少实施存储器系统所需的成本。

Description

存储器系统以及存储器控制器
相关申请的交叉引用
本申请要求于2019年12月20日提交的申请号为10-2019-0171464的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的实施例涉及一种存储器系统以及存储器控制器。
背景技术
例如存储装置的存储器系统基于来自诸如计算机、移动终端(例如，智能电话或平板电脑)或各种其它电子装置的任一种的主机的请求来存储数据。存储器系统可以是被配置为将数据存储到诸如硬盘驱动器(HDD)的磁盘中的装置，或者是被配置为将数据存储到诸如固态驱动器(SSD)、通用闪存装置(UFS)或嵌入式MMC(eMMC)装置的非易失性存储器中的装置。
该存储器系统可以进一步包括用于控制存储器装置的存储器控制器。存储器控制器可以接收从主机输入的命令，并且可以基于所接收的命令执行或控制用于读取、写入或擦除存储器系统中包括的易失性存储器或非易失性存储器中的数据的操作。存储器控制器可以驱动固件以执行用于运行或控制这类操作的逻辑操作。
当存储器系统高速读取或写入数据时，通过连接到端子的信号线传输的信号中可能会发生偏移(skew)，其中，在存储器系统内数据通过该端子进行输入/输出。另外，有可能在通过不同信号线传输的信号之间发生干扰。
发明内容
本公开的实施例可以提供能够防止在数据输入/输出操作期间发生信号偏移以及不同信号之间的干扰的一种存储器系统以及一种存储器控制器。
在一个方面，本公开的实施例可以提供一种包括多个存储器管芯和存储器控制器的存储器系统，该存储器控制器控制多个存储器管芯。
存储器控制器包括物理接口电路，该物理接口电路包括多个数据输入/输出端子。数据输入/输出端子为输入/输出N个通道(N为2或更大的自然数)的数据所通过的路径。
多个数据输入/输出端子之中的第一数据输入/输出端子组中的K个数据输入/输出端子(K为2或更大的自然数)可以对应于N个通道之中的第一通道。
多个数据输入/输出端子之中的第二数据输入/输出端子组中的K个数据输入/输出端子对应于N个通道之中的第二通道。
第一数据输入/输出端子组中的K个数据输入/输出端子可以与第二数据输入/输出端子组中的K个数据输入/输出端子中的一个或多个相邻布置。
每个数据输入/输出端子连接到多个封装端子中的一个，该多个封装端子中的一个连接到多个存储器管芯中的一个或多个。
多个封装端子之中与第一通道的第L位(L为大于或等于0的整数)相对应的第一封装端子和多个封装端子之中与第二通道的第L位相对应的第二封装端子相邻布置。
例如，第一数据输入/输出端子组中的K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子与第二数据输入/输出端子组中的K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子可以彼此相邻布置。
在另一个方面，本公开的实施例可以提供一种包括与多个存储器管芯通信的存储器接口和控制多个存储器管芯的控制电路的存储器控制器。
控制电路包括物理接口电路，该物理接口电路包括多个数据输入/输出端子。数据输入/输出端子为输入/输出N个通道(N为2或更大的自然数)的数据所通过的路径。
多个数据输入/输出端子之中的第一数据输入/输出端子组中的K个数据输入/输出端子(K为2或更大的自然数)可以对应于N个通道之中的第一通道。
多个数据输入/输出端子之中的第二数据输入/输出端子组中的K个数据输入/输出端子对应于N个通道之中的第二通道。
第一数据输入/输出端子组中的K个数据输入/输出端子可以与第二数据输入/输出端子组中包括的K个数据输入/输出端子中的一个或多个相邻布置。
每个数据输入/输出端子连接到多个封装端子中的一个，多个封装端子中的一个连接到多个存储器管芯中的一个或多个。
多个封装端子之中与第一通道的第L位(L为大于或等于0的整数)相对应的第一封装端子和多个封装端子之中与第二通道的第L位相对应的第二封装端子相邻布置。
例如，第一数据输入/输出端子组中的K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子和第二数据输入/输出端子组中的K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子可以彼此相邻布置。
在另一个方面，本公开的实施例可以提供一种系统，包括主电路和从电路，主电路和从电路各自包括N个组，每个组具有K个端子。
主电路和从电路通过端子彼此通信，该端子传送N个通道的信号，每个通道的带宽为K个位。N个组分别对应于所述N个通道。K个端子分别对应于K个位。
N个组中的每一个内的K个端子顺序地设置在主电路和从电路中。
在各个N个组中具有相同顺序的K个端子交替地设置在主电路和从电路中的每一个中。
在另一个方面，本公开的实施例可以提供一种系统，包括主电路和从电路，主电路和从电路各自包括N个组，每个组具有K个端子。
主电路和从电路通过端子彼此通信，该端子传送N个通道的信号，每个通道的带宽为K个位。N个组分别对应于N个通道。K个端子分别对应于K个位。
各个主电路和从电路内的端子的布置彼此相同。
根据本公开的实施例，可以防止在数据输入/输出操作期间发生信号偏移以及不同信号之间的干扰。
另外，根据本公开的实施例，可以减少实施存储器系统的成本。
附图说明
通过以下结合附图的详细描述，本公开的以上和其它方面、特征和优点将更加显而易见。
图1为示出根据本公开的实施例的存储器系统的配置的示意图。
图2为示意性地示出根据本公开的实施例的存储器装置的框图。
图3为示意性地示出根据本公开的实施例的存储器装置的存储块的示图。
图4为示出根据本公开的实施例的存储器装置的字线和位线的结构的示图。
图5为示出根据本公开的实施例的存储器系统的结构的示图。
图6为示出根据本公开的实施例的存储器系统中的通道与数据输入/输出端子之间的对应关系的示例的示图。
图7为示出根据本公开的实施例的数据输入/输出端子布置在存储器系统中的示例的示图。
图8为示出图7中的数据输入/输出端子和封装端子之间的信号线的配置的示例的示图。
图9为示出根据本公开的实施例的数据输入/输出端子布置在存储器系统中的另一示例的示图。
图10为示出图9中的数据输入/输出端子和封装端子之间的信号线的配置的示例的示图。
图11为示出通过如图10中的第一通道将数据传输到存储器管芯的示例的示图。
图12为示出通过如图10中的第二通道将数据传输到存储器管芯的示例的示图。
图13为示出第一存储器管芯组和第二存储器管芯组中的每一个的示例的示图。
图14为示出根据本公开的实施例的计算系统的配置的示图。
具体实施方式
在下文中，将参照附图详细地描述本公开的实施例。在整个说明书中，对“一个实施例”或“另一个实施例”等的参考不一定仅仅针对一个实施例，并且对任何这类短语的不同参考不一定针对同一实施例。
图1为示出根据本公开的实施例的存储器系统100的配置的示意图。
参照图1，存储器系统100可以包括被配置为存储数据的存储器装置110，以及被配置为控制存储器装置110的存储器控制器120。
存储器装置110可以包括多个存储块。存储器装置110可以被配置为响应于从存储器控制器120接收的控制信号来操作。存储器装置110的操作可以包括例如读取操作、编程操作(也称为“写入操作”)、擦除操作等。
存储器装置110可以包括存储器单元阵列，该存储器单元阵列包括被配置为存储数据的多个存储器单元(也简称为“单元”)。存储器单元阵列可以存在于存储块内部。
例如，存储器装置110可以被实施为诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第4代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)的各种类型的存储器中的任一种。
存储器装置110可以以三维阵列结构来实施。本公开的实施例不仅适用于具有被配置为导电浮栅的电荷存储层的闪速存储器装置，而且还适用于具有电荷撷取闪存(CTF)的闪速存储器装置，其中电荷撷取闪存具有被配置为绝缘膜的电荷存储层。
存储器装置110可以被配置为从存储器控制器120接收命令和地址，并访问存储器单元阵列的由地址选择的区域。即，存储器装置110可以在存储器装置中的具有与从存储器控制器120接收的地址相对应的物理地址的存储器区域中执行与接收的命令相对应的操作。
例如，存储器装置110可以执行编程操作、读取操作、擦除操作等。与之相关地，在编程操作期间，存储器装置110可以将数据编程到由地址选择的区域中。在读取操作期间，存储器装置110可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置110可以擦除由地址选择的区域中存储的数据。
存储器控制器120可以控制关于存储器装置110的写入(编程)操作、读取操作、擦除操作和后台操作。后台操作可以包括例如垃圾收集操作(GC)、损耗均衡(WL)操作以及坏块管理(BBM)操作中的至少一种。
存储器控制器120可以在主机的请求下控制存储器装置110的操作。可选地，例如当存储器控制器120指示存储器装置110执行一个或多个后台操作时，存储器控制器120可以在没有主机的相应请求的情况下控制存储器装置110的操作。
存储器控制器120和主机可以是独立的装置。在另一个实施例中，存储器控制器120和主机可以集成并实施为单个装置。在下面的描述中，存储器控制器120和主机是独立的装置。
参照图1，存储器控制器120可以包括存储器接口122、控制电路123以及主机接口121。
主机接口121可以被配置为提供用于与主机通信的接口。
当从主机(HOST)接收命令时，控制电路123可以通过主机接口121接收该命令，并且可以执行处理所接收的命令的操作。
存储器接口122可以连接到存储器装置110以提供用于与存储器装置110通信的接口。即，存储器接口122可以被配置为响应于控制电路123的控制而向存储器装置110和存储器控制器120提供接口。
控制电路123可以被配置为通过执行对存储器控制器120的整体控制的操作来控制存储器装置110的操作。例如，控制电路123可以包括处理器124和工作存储器125。控制电路123可以进一步包括错误检测/校正电路(ECC电路)126等。
处理器124可以控制存储器控制器120的全部操作。处理器124可以执行逻辑操作。处理器124可以通过主机接口121与主机通信。处理器124可以通过存储器接口122与存储器装置110通信。
处理器124可以执行闪存转换层(FTL)的功能。处理器124可以通过FTL将主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA，并通过使用映射表将LBA转换为PBA。
根据映射单位，FTL可以采用多种地址映射方法。典型的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器124可以被配置为将从主机接收的数据随机化。例如，处理器124可以通过使用随机化种子来将从主机接收的数据随机化。将经随机化数据作为待存储的数据提供到存储器装置110，并且编程到存储器单元阵列中。
处理器124可以被配置为在读取操作期间将从存储器装置110接收的数据去随机化。例如，处理器124可以通过使用去随机化种子来将从存储器装置110接收的数据去随机化。经去随机化数据可以被输出到主机。
处理器124可以运行固件(FW)以便控制存储器控制器120的操作。换言之，处理器124可以控制存储器控制器120的全部操作，并且为了执行逻辑操作，可以在启动期间运行(驱动)加载到工作存储器125中的固件。
固件指在存储器系统100内部执行的程序，并且可以包括各种功能层。
例如，固件可以包括闪存转换层(FTL)、主机接口层(HIL)和/或闪存接口层(FIL)，其中闪存转换层被配置为在主机请求存储器系统100提供的逻辑地址与存储器装置110的物理地址之间进行转换，主机接口层被配置为解释主机向存储器系统100(存储装置)分出的命令并将其传递到FTL，闪存接口层被配置为将FTL发出的命令传递到存储器装置110。
例如，固件可以存储在存储器装置110中，然后加载到工作存储器125中。
工作存储器125可以存储驱动存储器控制器120的固件、程序代码、命令或多条数据。工作存储器125可以是易失性存储器，例如，静态RAM(SRAM)、动态RAM(DRAM)或同步RAM(SDRAM)。
错误检测/校正电路126可以被配置为通过使用错误校正码来检测目标数据的错误位，并且校正检测到的错误位。例如，目标数据可以是存储在工作存储器125中的数据、从存储器装置110检索的数据等。
错误检测/校正电路126可以被实施为通过使用错误校正码来解码数据。错误检测/校正电路126可以通过使用各种代码解码器来实施。例如，可以使用执行非系统代码解码的解码器或执行系统代码解码的解码器。
例如，错误检测/校正电路126可以针对每条读取数据逐个区段地检测错误位。即，每条读取数据可以包括多个区段。如本文所使用的，区段可以指小于闪速存储器的读取单位(页面)的数据单位。构成每条读取数据的区段可以通过地址彼此对应。
错误检测/校正电路126可以计算位错误率(BER)，并且确定是否可以逐个区段地进行校正。例如，如果BER高于参考值，则错误检测/校正电路126可以确定对应的区段无法校正或“失败”。如果BER低于参考值，则错误检测/校正电路126可以确定对应的区段是可校正的或“通过”。
错误检测/校正电路126可以针对所有读取数据连续地执行错误检测和校正操作。当读取数据中包括的区段是可校正的时，错误检测/校正电路126可以针对下一条读取数据省略与对应区段相关的错误检测和校正操作。在以这种方式完成针对所有读取数据的错误检测和校正操作之后，错误检测/校正电路126可以检测读取数据中被认为是无法校正的一个或多个区段。错误检测/校正电路126可以将与被认为无法校正的区段有关的信息(例如，地址信息)传递到处理器124。
总线127可以被配置为提供存储器控制器120的构成元件121、122、124、125和126之间的通道。总线127可以包括例如用于传递各种类型的控制信号和命令的控制总线，以及用于传递各种类型的数据的数据总线。
存储器控制器120的上述构成元件121、122、124、125和126仅作为示例提供。这些元件中的一个或多个可以省略，或者两个或多个可以集成到单个元件中。当然，如本领域技术人员将理解的，存储器控制器120可包括比图1所示的那些更多的组件。
在下文中，将参照图2更详细地描述存储器装置110。
图2为示意性地示出根据本公开的实施例的存储器装置110的框图。
参照图2，存储器装置110可以包括存储器单元阵列210、地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250。
存储器单元阵列210可以包括多个存储块BLK1-BLKz(z是等于或大于2的自然数)。
在多个存储块BLK1-BLKz中，可以以相交布置来设置多条字线WL和多条位线BL，并且多个存储器单元MC可以形成在各个相交处。
多个存储块BLK1-BLKz可以通过多条字线WL连接到地址解码器220。多个存储块BLK1-BLKz可以通过多条位线BL连接到读取/写入电路230。
多个存储块BLK1-BLKz中的每一个可以包括多个存储器单元。例如，多个存储器单元是可以具有垂直沟道结构的非易失性存储器单元。
存储器单元阵列210可以被配置为具有二维结构的存储器单元阵列，并且在一些情况下，可以被配置为具有三维结构的存储器单元阵列。
存储器单元阵列210中的多个存储器单元中的每一个可以存储至少一位数据。例如，存储器单元阵列210中的多个存储器单元中的每一个可以是被配置为存储一位数据的单层单元(SLC)、被配置为存储两位数据的多层单元(MLC)或者被配置为存储三位数据的三层单元(TLC)。也可以使用更高存储容量的存储器单元。为此，存储器单元阵列210中的多个存储器单元中的每一个可以是被配置为存储四位数据的四层单元(QLC)或被配置为存储至少五位数据的存储器单元。
参照图2，地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250可以共同作为被配置为驱动存储器单元阵列210的外围电路来操作。
地址解码器220可以通过多条字线WL连接到存储器单元阵列210。
地址解码器220可以被配置为响应于控制逻辑240的控制而操作。
地址解码器220可以通过存储器装置110内部的输入/输出缓冲器来接收地址。地址解码器220可以被配置为对接收的地址之中的块地址进行解码。地址解码器220可以根据经解码块地址来选择至少一个存储块。
地址解码器220可以从电压生成电路250接收读取电压Vread和通过电压Vpass。
在读取操作期间施加读取电压的操作期间，地址解码器220可将读取电压Vread施加到所选择的存储块内的所选择的字线WL，并且可将通过电压Vpass施加到其余的未选择的字线WL。
地址解码器220可以在编程验证操作期间将由电压生成电路250生成的验证电压施加到所选择的存储块内的所选择的字线WL，并且可以将通过电压Vpass施加到其余的未选择的字线WL。
地址解码器220可以被配置成对接收的地址之中的列地址进行解码。地址解码器220可以将经解码列地址传输到读取/写入电路230。
存储器装置110可以逐个页面地执行读取操作和编程操作。在请求读取操作和编程操作时接收的地址可以包括块地址、行地址和列地址中的至少一个。
地址解码器220可以根据块地址和行地址选择一个存储块和一条字线。列地址可以由地址解码器220解码，并提供到读取/写入电路230。
地址解码器220可以包括块解码器、行解码器、列解码器和地址缓冲器中的至少一个。
读取/写入电路230可以包括多个页面缓冲器PB。当存储器单元阵列210执行读取操作时，读取/写入电路230可以作为“读取电路”来操作，并且当存储器单元阵列210执行写入操作时，读取/写入电路230可以作为“写入电路”来操作。
上述读取/写入电路230也被称为包括多个页面缓冲器PB的页面缓冲器电路或数据寄存器电路。读取/写入电路230可以包括参与数据处理功能的数据缓冲器，并且在一些情况下，可以进一步包括负责高速缓存功能的高速缓存缓冲器。
多个页面缓冲器PB可以通过多条位线BL连接到存储器单元阵列210。为了在读取操作和编程验证操作期间感测存储器单元的阈值电压Vth，多个页面缓冲器PB可以连续地向连接到存储器单元的位线BL提供感测电流，可以通过感测节点来感测根据相应存储器单元的编程状态流动的电流的量的变化，并且可以将该电流的量的变化锁存为感测数据。
读取/写入电路230可以响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
在读取操作期间，读取/写入电路230感测存储器单元中的数据，临时存储检索的数据，并且将数据DATA输出到存储器装置110的输入/输出缓冲器。在实施例中，除了页面缓冲器PB或页面寄存器之外，读取/写入电路230还可以包括列选择电路。
控制逻辑240可以连接到地址解码器220、读取/写入电路230和电压生成电路250。控制逻辑240可以通过存储器装置110的输入/输出缓冲器接收命令CMD和控制信号CTRL。
控制逻辑240可以被配置为响应于控制信号CTRL来控制存储器装置110的全部操作。控制逻辑240可以输出用于调整多个页面缓冲器PB的感测节点的预充电电位电平的控制信号。
控制逻辑240可以控制读取/写入电路230对存储器单元阵列210执行读取操作。电压生成电路250可以响应于从控制逻辑240输出的电压生成电路控制信号，生成在读取操作期间使用的读取电压Vread和通过电压Vpass。
图3为示意性地示出根据本公开的实施例的存储器装置110的存储块BLK的示图。
参照图3，可以在多个页面PG和多个串STR相交的方向上布置和配置存储器装置110中包括的存储块BLK。
多个页面PG对应于多条字线WL，并且多个串STR对应于多条位线BL。
在存储块BLK中，多条字线WL和多条位线BL可以相交布置。例如，多条字线WL中的每一条可以沿行方向布置，并且多条位线BL中的每一条可以沿列方向布置。作为另一示例，多条字线WL中的每一条可以沿列方向布置，并且多条位线BL中的每一条可以沿行方向布置。
多条字线WL和多条位线BL可以彼此相交，从而限定多个存储器单元MC。每个存储器单元MC可以具有布置在其中的晶体管TR。
例如，布置在每个存储器单元MC中的晶体管TR可以包括漏极、源极和栅极。晶体管TR的漏极(或源极)可以直接地或经由另一晶体管TR连接到相应位线BL。晶体管TR的源极(或漏极)可以直接或经由另一晶体管TR连接到源极线(可以是接地)。晶体管TR的栅极可以包括由绝缘体包围的浮栅(FG)以及控制栅极(CG)，栅极电压从字线WL施加到该控制栅极(CG)。
在多个存储块BLK1-BLKz的每一个中，第一选择线(也称为源极选择线或漏极选择线)可以另外布置在两个最外侧字线之中更靠近读取/写入电路230的第一最外侧字线的外部，并且第二选择线(也称为漏极选择线或源极选择线)可以另外布置在另一第二最外侧字线的外部。
在一些情况下，可以在第一最外侧字线和第一选择线之间另外布置至少一条虚设字线。另外，可以在第二最外侧字线和第二选择线之间另外布置至少一条虚设字线。
在如图3所示的存储块结构的情况下，可以逐个页面地执行读取操作和编程操作(写入操作)，并且可以逐个存储块地执行擦除操作。
图4为示出根据本公开的实施例的存储器装置110的字线WL和位线BL的结构的示图。
参照图4，存储器装置110具有存储器单元MC集中的核心区域，以及与其余(即非核心)区域相对应的辅助区域。辅助区域支持存储器单元阵列210的操作。
核心区域可以包括页面PG和串STR。在核心区域中，多条字线WL1-WL9和多条位线BL相交布置。
字线WL1-WL9可以连接到行解码器410。位线BL可以连接到列解码器420。对应于图2的读取/写入电路230的数据寄存器430可存在于多条位线BL和列解码器420之间。
多条字线WL1-WL9可以对应于多个页面PG。
例如，多条字线WL1-WL9中的每一条可以对应于如图4所示的一个页面PG。相反，当多条字线WL1-WL9中的每一条具有较大大小时，多条字线WL1-WL9中的每一条可以对应于至少两个(例如，两个或四个)页面PG。每个页面PG是与进行编程操作和读取操作有关的最小单位，并且在进行编程操作和读取操作时，同一页面PG内的所有存储器单元MC可以同时执行操作。
多条位线BL可以连接到列解码器420，同时区分奇数编号的位线BL和偶数编号的位线BL。
为了访问存储器单元MC，可以首先通过输入/输出端然后通过行解码器410和列解码器420将地址输入到核心区域，从而可以指定对应目标存储器单元。如本文所使用的，指定目标存储器单元是指访问在连接到行解码器410的字线WL1-WL9与连接到列解码器420的位线BL之间的相交点处的存储器单元MC中的一个，以将数据编程到其中，或从中读取被编程的数据。
第一方向(例如，X轴方向)上的页面PG由称为字线WL的共用线捆绑(bound)，并且第二方向(例如，Y轴方向)上的串STR由称为位线BL的公共线捆绑(连接)。如本文所使用的，共同捆绑是指通过相同的材料在结构上连接并且在施加电压期间同时接收相同的电压。由于在前的存储器单元MC两端的电压降，施加到在串联连接的存储器单元MC之中的位置上的存储器单元MC的电压可能略有不同。
因为存储器装置110进行的包括编程操作和读取操作的所有数据处理都是经由数据寄存器430进行的，因此数据寄存器430起着不可或缺的作用。如果数据寄存器430进行的数据处理延迟，则所有其它区域都需要等待，直到数据寄存器430完成数据处理。另外，数据寄存器430性能的劣化会使存储器装置110的整体性能劣化。
参照图4所示的示例，在一个串STR中，可以存在连接到多条字线WL1-WL9的多个晶体管TR1-TR9。存在多个晶体管TR1-TR9的区域对应于存储器单元MC。如本文所使用的，多个晶体管TR1-TR9指包括控制栅极CG和浮栅FG的晶体管。
多条字线WL1-WL9包括两个最外侧的字线WL1和WL9。第一选择线DSL可以另外布置在第一最外侧字线WL1的外部，就该两个最外侧字线WL1和WL9中的信号路径而言，该第一最外侧字线WL1更靠近数据寄存器430，并且第二选择线SSL可以另外布置在另一第二最外侧字线WL9的外部。
由第一选择线DSL控制导通/关断的第一选择晶体管D-TR具有连接到第一选择线DSL的栅电极，但是不包括浮栅FG。由第二选择线SSL控制导通/关断的第二选择晶体管S-TR具有连接到第二选择线SSL的栅电极，但是不包括浮栅FG。
第一选择晶体管D-TR起到导通或关断相应串STR和数据寄存器430之间的连接的开关的作用。第二选择晶体管S-TR起到导通或关断相应串STR和源极线SL之间的连接的开关的作用。即，第一选择晶体管D-TR和第二选择晶体管S-TR起到位于相应串STR的两端并传递/阻挡信号的栅极保护者(gatekeeper)的作用。
在编程操作期间，存储器系统100需要利用电子填充位线BL的待编程的目标存储器单元MC。相应地，存储器系统100向第一选择晶体管D-TR的栅电极施加导通电压Vcc，从而导通第一选择晶体管D-TR，并向第二选择晶体管S-TR的栅电极施加关断电压(例如，0V)，从而关断第二选择晶体管S-TR。
在读取操作或验证操作期间，存储器系统100导通第一选择晶体管D-TR和第二选择晶体管S-TR。相应地，电流可以流经相应的串STR和漏极并且流到与接地相对应的源极线SL，从而可以测量位线BL的电压电平。然而，在读取操作期间，在第一选择晶体管D-TR和第二选择晶体管S-TR之间的导通/关断时刻可能存在时间差。
在擦除操作期间，存储器系统100可以通过源极线SL将电压(例如，+20V)提供到衬底。在擦除操作期间，存储器系统100将第一选择晶体管D-TR和第二选择晶体管S-TR均浮置，从而产生无限大的电阻。因此，可以去除第一选择晶体管D-TR的作用以及第二选择晶体管S-TR的作用，并且由于电势差，电子仅可以在浮栅FG和衬底之间操作。
图5为示出根据本公开的实施例的存储器系统100的示意性结构的示图。
参照图5，存储器控制器120可以包括物理接口电路PHY_INF_BLK。该物理接口电路PHY_INF_BLK可以包括多个数据输入/输出端子IO_TERM。物理接口电路PHY_INF_BLK可以称作物理接口块。
数据输入/输出端子IO_TERM是传输N个通道CH_1至CH_N的数据所经过的路径。例如，数据输入/输出端子IO_TERM可以是引脚。
通道指的是用于存储器系统100中包括的存储器控制器120与多个存储器管芯DIE之间的数据通信的路径。存储器控制器120可以通过不同的通道并行地传输和接收数据。
数据可以传输到存储器系统100中包括的多个存储器管芯DIE，或从该多个存储器管芯DIE传输。多个存储器管芯DIE可以位于存储器系统100中包括的封装上。
物理接口电路PHY_INF_BLK可以对应于多个通道CH_1至CH_N，其中n是2或更大的自然数。
在本公开的实施例中，可以不同地确定N的值。例如，可以将N的值确定为2m(m是自然数)。这是因为可以使用m个位表示的通道数量为2m。即，N＝2、4、8、16……
在下文中，通过示例的方式描述了N个通道CH_1至CH_N与多个数据输入/输出端子IO_TERM之间的对应关系。
图6为示出根据本公开的实施例的存储器系统100中的通道与数据输入/输出端子之间的对应关系的示例的示图。
参照图6，物理接口电路PHY_INF_BLK中的多个数据输入/输出端子IO_TERM之中的第一数据输入/输出端子组IO_TERM_GRP_1中的K个数据输入/输出端子对应于N个通道的第一通道CH_1。在这种情况下，数据输入/输出端子对应于第一通道CH_1意为可以通过相应的数据输入/输出端子来传送第一通道CH_1的数据。
物理接口电路PHY_INF_BLK中的多个数据输入/输出端子IO_TERM之中的第二数据输入/输出端子组IO_TERM_GRP_2中的K个数据输入/输出端子对应于N个通道的第二通道CH_2。数据输入/输出端子对应于第二通道CH_2意为可以通过相应的数据输入/输出端子来传送第二通道CH_2的数据。CH_2与CH_1不同。
K是2或更大的自然数。
在下文中，通过示例的方式描述K＝8的情况，即八个数据输入/输出端子分别对应于第一通道CH_1和第二通道CH_2的情况。
图7为示出根据本公开的实施例的数据输入/输出端子IO_TERM布置在存储器系统100中的示例的示图。
参照图7，物理接口电路PHY_INF_BLK中的多个数据输入/输出端子IO_TERM之中的第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子可以彼此相邻布置。另外，第二数据输入/输出端子组IO_TERM_GRP_2中包括的数据输入/输出端子可以彼此相邻布置。
数据输入/输出端子IO_TERM可以连接到存储器系统100内部的封装端子PKG_TERM。
封装端子PKG_TERM是位于存储器系统100中包括的封装上的端子，并且可以连接到存储器系统100内的多个存储器管芯DIE中的一个或多个。封装端子PKG_TERM可以是封装球(package ball)。
存储器系统100内的封装端子PKG_TERM的布置可以确定如下：首先，与第一通道CH_1的第0位相对应的封装端子CH_1_BIT_0和与第二通道CH_2的第0位相对应的封装端子CH_2_BIT_0可以彼此相邻布置。与第一通道CH_1的第一位相对应的封装端子CH_1_BIT_1和与第二通道CH_2的第一位相对应的封装端子CH_2_BIT_1可以彼此相邻布置。
与第一通道CH_1的第二位相对应的封装端子CH_1_BIT_2和与第二通道CH_2的第二位相对应的封装端子CH_2_BIT_2可以彼此相邻布置。在该模式中，与第一通道CH_1的第七位相对应的封装端子CH_1_BIT_7和与第二通道CH_2的第七位相对应的封装端子CH_2_BIT_7可以彼此相邻布置。
为了通过数据输入/输出端子IO_TERM传送数据，数据输入/输出端子IO_TERM和封装端子PKG_TERM需要彼此连接。为了将数据输入/输出端子IO_TERM连接到封装端子PKG_TERM，可以在数据输入/输出端子IO_TERM和封装端子PKG_TERM之间设置焊盘和信号线。
在下文中，描述了数据输入/输出端子IO_TERM和封装端子PKG_TERM之间的、用于连接数据输入/输出端子IO_TERM和封装端子PKG_TERM的信号线的示例。
图8为示出图7中的数据输入/输出端子IO_TERM和封装端子PKG_TERM之间的信号线的配置的示例的示图。
参照图8，在将对应于第一通道CH_1的第一位的数据输入/输出端子与对应于第一通道CH_1的第一位的封装端子CH_1_BIT_1连接的信号线与将对应于第二通道CH_2的第0位的数据输入/输出端子与对应于第二通道CH_2的第0位的封装端子CH_2_BIT_0连接的信号线之间存在相交的点①。
此外，在将对应于第一通道CH_1的第二位的数据输入/输出端子与对应于第一通道CH_1的第二位的封装端子CH_1_BIT_2连接的信号线与将对应于第二通道CH_2的第0位的数据输入/输出端子与对应于第二通道CH_2的第0位的封装端子CH_2_BIT_0连接的信号线之间存在相交的点②。
以这种方式，在不同信号线相交的点处，在通过信号线传输的信号中可能出现偏移，或者在通过每条信号线传输的信号之间可能发生干扰。在不同的信号线彼此相交的点处也可能发生短路。
因此，为了防止这种问题，可以在信号线的相交的点处添加单独的封装层。但是，此解决方案可能会增加实施存储器系统100的成本。
根据本发明的实施例，数据输入/输出端子IO_TERM和封装端子PKG_TERM可以被布置为防止连接数据输入/输出端子IO_TERM和封装端子PKG_TERM的信号线彼此相交。
图9为示出根据本公开的实施例的数据输入/输出端子IO_TERM布置在存储器系统100中的另一示例的示图。
在物理接口电路PHY_INF_BLK中的数据输入/输出端子IO_TERM之中，第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子可以与第二数据输入/输出端子组IO_TERM_GRP_2中的一个或多个数据输入/输出端子相邻布置。
参照图9，第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子可以紧挨第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子布置，并且第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子可以紧挨第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子布置。
在下文中，描述了当如图9所示布置数据输入/输出端子IO_TERM时在数据输入/输出端子IO_TERM和封装端子PKG_TERM之间的信号线的配置。
图10为示出图9中的数据输入/输出端子IO_TERM和封装端子之间的信号线的配置的示例的示图。
参照图10，第一数据输入/输出端子组IO_TERM_GRP_1中的八个数据输入/输出端子之中对应于第I位的数据的数据输入/输出端子与第二数据输入/输出端子组IO_TERM_GRP_2中的八个数据输入/输出端子之中对应于第I位的数据的数据输入/输出端子可以彼此相邻布置。I的值是小于8(0到7)的正整数。
首先，可以在第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子之中对应于第0位的数据的数据输入/输出端子之后布置第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子之中对应于第0位的数据的数据输入/输出端子。
接着，可以在第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子之中对应于第一位的数据的数据输入/输出端子之后布置第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子之中对应于第一位的数据的数据输入/输出端子。
在该模式中，可以在第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子之中对应于第七位的数据的数据输入/输出端子之后布置第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子之中对应于第七位的数据的数据输入/输出端子。
当如上所述布置数据输入/输出端子IO_TERM和封装端子PKG_TERM时，在数据输入/输出端子IO_TERM和封装端子PKG_TERM之间的信号线没有相交的点。不同于图8，这是因为在物理接口电路PHY_INF_BLK内布置数据输入/输出端子IO_TERM的顺序模式与根据通道和位布置封装端子PKG_TERM的顺序模式彼此一致。即，数据输入/输出端子IO_TERM与封装端子PKG_TERM之间的信号线可以被配置为彼此不相交。
因此，可以防止通过每条信号线传输的信号发生偏移或防止不同信号之间发生干扰的情况。因此，没有必要增加单独的封装层来防止如图8所示的由不同信号线彼此相交而引起的问题。因此，可以降低实施存储器系统100的成本。
在下文中，描述了当如图10所示布置数据输入/输出端子IO_TERM和封装端子PKG_TERM之间的信号线时通过每个通道将数据传输到存储器管芯DIE的示例。
存储器系统100的存储器控制器120可以通过第一数据输入/输出端子组IO_TERM_GRP_1中的K个数据输入/输出端子以K个位的数据段为单位传输或接收数据。存储器控制器120可以通过第二数据输入/输出端子组IO_TERM_GRP_2中的K个数据输入/输出端子以K个位的数据段为单位传输或接收数据。
图11为示出通过图10中的第一通道CH_1将数据传输到存储器管芯DIE的示例的示图。
在图11中，假设通过第一通道CH_1将8位数据段0b01011011传输到存储器管芯DIE。
在这种情况下，通过与第一通道CH_1的第0位相对应的数据输入/输出端子，其中与0b01011011的第0位相对应的位值为1，可以将8位数据段0b01011011传输到与第一通道CH_1的第0位相对应的封装端子CH_1_BIT_0。
同时，通过与第一通道CH_1的第一位相对应的数据输入/输出端子，其中与0b01011011的第一位相对应的位值为1，可以将8位数据段0b01011011传输到与第一通道CH_1的第一位相对应的封装端子CH_1_BIT_1。
同时，通过与第一通道CH_1的第二位相对应的数据输入/输出端子，其中与0b01011011的第二位相对应的位值为0，可以将8位数据段0b01011011传输到与第一通道CH_1的第二位相对应的封装端子CH_1_BIT_2。
在上述模式中，通过与第一通道CH_1的第七位相对应的数据输入/输出端子，其中与0b01011011的第七位相对应的位值为0，可以将8位数据段0b01011011传输到与第一通道CH_1的第七位相对应的封装端子CH_1_BIT_7。
以这种方式，可以将传输到封装端子的数据段的每个位值传输到多个存储器管芯DIE中的任一个。
图12为示出通过图10中的第二通道CH_2将数据传输到存储器管芯DIE的示例的示图。
在图12中，假设通过第二通道CH_2将8位数据段0b10100010传输到存储器管芯DIE。
在这种情况下，通过与第二通道CH_2的第0位相对应的数据输入/输出端子，其中与0b10100010的第0位相对应的位值为0，可以将8位数据段0b10100010传输到与第二通道CH_2的第0位相对应的封装端子CH_2_BIT_0。
同时，通过与第二通道CH_2的第一位相对应的数据输入/输出端子，其中与0b10100010的第一位相对应的位值为1，可以将8位数据段0b10100010传输到与第二通道CH_2的第一位相对应的封装端子CH_2_BIT_1。
同时，通过与第二通道CH_2的第二位相对应的数据输入/输出端子，其中与0b10100010的第二位相对应的位值为0，可以将8位数据段0b10100010传输到与第二通道CH_2的第二位相对应的封装端子CH_2_BIT_2。
在上述模式中，通过与第二通道CH_2的第七位相对应的数据输入/输出端子，其中与0b10100010的第七位相对应的位值为1，可以将8位数据段0b10100010传输到与第二通道CH_2的第七位相对应的封装端子CH_2_BIT_7。
以这种方式，可以将传输到封装端子的数据段的每个位值传输到多个存储器管芯DIE中的任一个。
图13为示出图10中的第一存储器管芯组DIE_GRP_1和第二存储器管芯组DIE_GRP_2中的每一个的示例的示图。
参照图13，第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子可以连接到存储器系统100中的多个存储器管芯DIE之中的第一存储器管芯组DIE_GRP_1中的存储器管芯。
在图13中，第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子之中对应于第0位的数据输入/输出端子可以通过对应于第一通道CH_1的第0位的封装端子CH_1_BIT_0连接到第一存储器管芯组DIE_GRP_1中的存储器管芯。在该模式中，第一数据输入/输出端子组IO_TERM_GRP_1中的数据输入/输出端子之中对应于第I位(I为7或更小的自然数)的数据输入/输出端子可以通过对应于第一通道CH_1的第I位的封装端子连接到第一存储器管芯组DIE_GRP_1中包括的存储器管芯。
第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子可以连接到存储器系统100中的多个存储器管芯DIE之中的第二存储器管芯组DIE_GRP_2中的存储器管芯。
在图13中，第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子中对应于第0位的数据输入/输出端子可以通过对应于第二通道CH_2的第0位的封装端子CH_2_BIT_0连接到第二存储器管芯组DIE_GRP_2中的存储器管芯。在该模式中，第二数据输入/输出端子组IO_TERM_GRP_2中的数据输入/输出端子之中对应于第I位(I为7或更小的自然数)的数据输入/输出端子可以通过对应于第二通道CH_2的第I位的封装端子连接到第二存储器管芯组DIE_GRP_2中的存储器管芯。
存储器控制器120的上述操作可以由控制电路123控制，并且处理器124可以以存储器控制器120的各种操作运行(驱动)被编程的固件的方式执行操作。
图14为示出根据本公开的实施例的计算系统1400的配置的示图。
参照图14，计算系统1400可以包括：存储器系统100，电连接到系统总线1460；CPU1410，被配置为控制计算系统1400的全部操作；RAM 1420，被配置为存储与计算系统1400的操作有关的数据和信息；用户接口/用户体验(UI/UX)模块1430，被配置为向用户提供用户环境；通信模块1440，被配置为以有线和/或无线类型与外部装置通信；以及电源管理模块1450，被配置为管理计算系统1400使用的电力。
计算系统1400可以是个人计算机(PC)，或者可以包括诸如智能电话、平板电脑或各种其它电子装置中的任一种的移动终端。
计算系统1400可以进一步包括用于供应操作电压的电池，并且可以进一步包括应用芯片组、图形相关模块、相机图像处理器(CIS)以及DRAM。计算系统1400可以包括本领域技术人员理解的其它元件。
存储器系统100可以是被配置为将数据存储到诸如硬盘驱动器(HDD)的磁盘中的装置，或者是被配置为将数据存储到诸如固态驱动器(SSD)、通用闪存装置或嵌入式MMC(eMMC)装置的非易失性存储器中的装置。非易失性存储器装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。另外，存储器系统100可以被实施为可被安装在各种电子装置内的各种类型的存储装置中的任一种。
根据本公开的上述实施例，可以使存储器系统的操作延迟时间最小化。另外，根据本公开的实施例，可以使在调用特定功能的过程中产生的开销最小化。尽管已经示出并描述了本公开的各个实施例，但是本领域技术人员将理解，在不脱离如所附权利要求中记载的本发明的范围和精神的情况下，可以进行各种修改、添加和替换。即，本发明涵盖落入权利要求范围内的任何所公开实施例的所有修改和变型。

Claims (9)

1.一种存储器系统，包括：
多个存储器管芯；以及
存储器控制器，控制所述多个存储器管芯；
其中：
所述存储器控制器包括物理接口电路，所述物理接口电路包括作为输入/输出N个通道的数据所通过的路径的多个数据输入/输出端子；
所述多个数据输入/输出端子之中的第一数据输入/输出端子组中的K个数据输入/输出端子对应于所述N个通道之中的第一通道；
所述多个数据输入/输出端子之中的第二数据输入/输出端子组中的K个数据输入/输出端子对应于所述N个通道之中的第二通道，所述第二通道不同于所述第一通道；
所述第一数据输入/输出端子组中的所述K个数据输入/输出端子和所述第二数据输入/输出端子组中的所述K个数据输入/输出端子中的一个或多个相邻布置；
每个数据输入/输出端子连接到多个封装端子中的一个，所述多个封装端子中的一个连接到所述多个存储器管芯中的一个或多个；
所述多个封装端子之中与所述第一通道的第L位相对应的第一封装端子和所述多个封装端子之中与所述第二通道的第L位相对应的第二封装端子相邻布置；
L为大于或等于0的整数，并且
N和K均为2或更大的自然数。
2.根据权利要求1所述的存储器系统，其中，所述第一数据输入/输出端子组中的所述K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子和所述第二数据输入/输出端子组中的所述K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子相邻布置。
3.根据权利要求2所述的存储器系统，其中，所述存储器控制器通过所述第一数据输入/输出端子组中的所述K个数据输入/输出端子以K位数据段为单位交换数据，并通过所述第二数据输入/输出端子组中的所述K个数据输入/输出端子以K位数据段为单位交换数据。
4.根据权利要求3所述的存储器系统，其中：
所述第一数据输入/输出端子组中的所述K个数据输入/输出端子连接到所述多个存储器管芯之中的第一存储器管芯组中的存储器管芯；并且
所述第二数据输入/输出端子组中的所述K个数据输入/输出端子连接到所述多个存储器管芯之中的第二存储器管芯组中的存储器管芯。
5.一种存储器控制器，包括：
存储器接口，与多个存储器管芯通信；以及
控制电路，控制所述多个存储器管芯；
其中：
所述控制电路控制物理接口电路，所述物理接口电路包括作为输入/输出N个通道的数据所通过的路径的多个数据输入/输出端子；
所述多个数据输入/输出端子之中的第一数据输入/输出端子组中的K个数据输入/输出端子对应于所述N个通道之中的第一通道；
所述多个数据输入/输出端子之中的第二数据输入/输出端子组中的K个数据输入/输出端子对应于所述N个通道之中的第二通道，所述第二通道不同于所述第一通道；
所述第一数据输入/输出端子组中的所述K个数据输入/输出端子和所述第二数据输入/输出端子组中的所述K个数据输入/输出端子中的一个或多个相邻布置；每个数据输入/输出端子连接到多个封装端子中的一个，所述多个封装端子中的一个连接到所述多个存储器管芯中的一个或多个；
所述多个封装端子之中与所述第一通道的第L位相对应的第一封装端子和所述多个封装端子之中与所述第二通道的第L位相对应的第二封装端子相邻布置；
L为大于或等于0的整数，并且
N和K均为2或更大的自然数。
6.根据权利要求5所述的存储器控制器，其中，所述第一数据输入/输出端子组中的所述K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子和所述第二数据输入/输出端子组中的所述K个数据输入/输出端子之中与第I位的数据相对应的数据输入/输出端子相邻布置。
7.根据权利要求6所述的存储器控制器，其中，所述控制电路通过所述第一数据输入/输出端子组中的所述K个数据输入/输出端子以K位数据段为单位传输或接收数据，并通过所述第二数据输入/输出端子组中的所述K个数据输入/输出端子以K位数据段为单位传输或接收数据。
8.根据权利要求7所述的存储器控制器，其中：
所述第一数据输入/输出端子组中的所述K个数据输入/输出端子连接到所述多个存储器管芯之中的第一存储器管芯组中的存储器管芯；并且
所述第二数据输入/输出端子组中的所述K个数据输入/输出端子连接到所述多个存储器管芯之中的第二存储器管芯组中的存储器管芯。
9.一种系统包括：
主电路和从电路，所述主电路和所述从电路各自包括N个组，每个组具有K个端子；
其中，所述主电路和所述从电路通过所述端子彼此通信，所述端子传送N个通道的信号，每个通道的带宽为K个位；
其中，所述N个组分别对应于所述N个通道；
其中，所述K个端子分别对应于所述K个位；
其中，所述N个组中的每一个内的所述K个端子顺序地设置在所述主电路和所述从电路中的每一个中；
其中，在各个N个组内的相同顺序的所述K个端子交替地设置在所述主电路和所述从电路中的每一个中。
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