KR20010014576A

KR20010014576A - 비휘발성 반도체 기억장치 및 그 제조방법

Info

Publication number: KR20010014576A
Application number: KR1020000012464A
Authority: KR
Inventors: 우에꾸보마사끼; 미께쇼고
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1999-03-15
Filing date: 2000-03-13
Publication date: 2001-02-26
Also published as: KR100374366B1; JP2000268584A; TW525178B; US6198657B1

Abstract

(과제) 제조업자측에서 플래시 메모리와 원 타임 메모리 중 어느 것으로 출하할지를 선택할 수 있으며, 한번 원 타임 메모리로 출하한 것은 다시 플래시 메모리로 사용하기 위하여 변경할 수는 없는 비휘발성 메모리를 제공하는 것이다.

(해결수단) 비휘발성 메모리가 그 외부에서 내부 데이터 소거 금지의 명령을 받으면, 이것에 의해 내부의 비휘발성 메모리내에 설치된 소정 플래그를 어느 한 값으로 설정하여 유지해 두고, 또한 이 비휘발성 메모리는 본 비휘발성 메모리의 패키지후에는 내용을 소거 할 수 없기 때문에, 이 데이터소거 금지/허가의 플래그를 패키지후에 사용자측에서 값을 변경할 수는 없는 회로구성을 갖는다.

Description

비휘발성 반도체 기억 장치 및 그 제조방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THEREOF}

본 발명은 사용자가 일단 데이터 기록 금지 상태로 설정함으로써, 사용자에 의한 이 기록금지 상태의 변경/재설정이 불가능해지는 비휘발성 반도체 기억 장치에 관한 것이다.

EEPROM (Electrically Erasable and Programmable Read Only Memory) 등의 비휘발성 반도체 기억 장치 (이하, 비휘발성 메모리) 는 전기적으로 내용의 재기록이 가능한 메모리로서, 전원을 꺼도 기억한 정보가 지워지지 않으므로 현재 외부 기억 장치로서 많이 사용되고 있다.

이 비휘발성 메모리는 제조자가 비휘발성 메모리 칩을 패키지에 설치하여 일차 사용자에게 공급한다. 일차 사용자는 비휘발성 메모리에 프로그램이나 각종 정보를 기록해서 전자기기에 설치하여 최종 사용자에게 판매한다.

예컨대, 휴대 전화에서는 일차 사용자가 비휘발성 메모리에 번호 버튼 입력용 프로그램이나 착신음을 울리는 프로그램 혹은 ID 번호 등을 기록하여 최종 사용자에게 판매한다. 최종 사용자는 비휘발성 메모리에 전화번호의 리스트 등을 등록할 수 있다. 그러나, 최종 사용자가 악의를 갖고 ID 번호를 재기록하면, 최종 사용자는 타인인 것처럼 하여 무료로 전화를 이용할 수 있게 된다.

또한, 게임 기기에서는 일차 사용자가 비휘발성 메모리에 게임용 프로그램을 기록하고, 이것을 카트리지에 넣어 최종 사용자에게 판매한다. 최종 사용자는 이 카트리지를 게임 기기 본체의 슬롯에 삽입함으로써 게임을 즐길 수 있으며, 또한 다른 카트리지를 삽입함으로써 다른 게임을 즐길 수 있다. 일차 사용자는 마스크 ROM 에 프로그램을 기록하여 카트리지를 제조할 수도 있다. 그러나, 사용자가 마스크 ROM 을 만들기 위해서는 일차 사용자가 작성하는 프로그램마다 마스크를 만들어야만 하기 때문에, 비용이 들어가고 또한 마스크 ROM 이 완성될 때까지 시간이 걸린다. 그리고, 프로그램에 버그가 있어도 마스크를 다시 만들지 않는 한 프로그램을 수정할 수 없다. 이와 같은 이유에서 일차 사용자는 개발 당초에는 마스크 ROM 이 아니라 비휘발성 메모리를 이용함으로써, 개발 기간을 단축하거나 버그의 수정을 용이하게 하고 있다.

게임기용 카트리지에 비휘발성 메모리를 사용한 경우, 최종 사용자가 조작을 잘못하여 기억 내용을 재기록하면 게임을 할 수 없게 되므로, 일차 사용자는 어떤 재기록 보호처리를 실시해 둘 필요가 있다. 그리고, 최종 사용자가 악의를 갖고 기억 내용을 소거 하고, 그 비휘발성 메모리에 다른 게임용 프로그램을 부정하게 복사하면, 잘 팔릴 수 있는 카트리지가 판매되지 않게 되므로, 일차 사용자는 어떤 소거 금지 처리를 실시해 둘 필요가 있다. 이와 같이 데이터 보호의 관점에서 비휘발성 메모리에 대하여 한번 데이터를 기록한 후에는 재기록 금지로 할 수 있는 것에 대한 요구가 있었다.

이러한 종류의 요구에 대하여 종래의 방법으로서 비휘발성 메모리의 시큐어러티 비트를 설치하여 이 비트에 대해 액세스 허가/금지의 데이터를 설정하고, 이 값에 의하여 데이터를 보호하는 방법이 있다. 이 방법에서는 기록금지의 데이터를 시큐어러티 비트에 기록하면, 전면 동시 소거 에 의한 것 이외에는 액세스할 수 없게 된다. 이와 같은 시큐어러티 비트에 의한 데이터의 보호에 대해서는 1983년 3월「일렉트릭 디자인」지, 123 내지 128 페이지에 기재되어 있다.

또한, 다른 방법으로서 주로 원 타임 프로그래머블 ROM (Read Only Memory) 을 상정한 메모리로의 추가기록을 금지하기 위하여, 최종어드레스에 기록이 실시되면, 그 후에 메모리에 대한 추가기록이 금지되는 추가기록 금지 회로를 설치한 발명이 일본 특개평 5-35612 호에 개시되어 있다.

상기한 종래 장치의 예에서는, 데이터 보호를 위한 시큐어러티 비트에 값을 설정하는 처리를 최종 사용자측에서 조작할 수 있다는 점이 있어서, 경우에 따라서는 이것이 결점이 된다. 즉, 일차 사용자가 메모리에 필요한 데이터를 기록하고, 최종 사용자가 출하한 후에 시큐어러티 비트나 추가 기록 금지 회로에 외부에서 전기적으로 신호를 부여함으로써 금지 상태를 해제할 수 있으므로 이 최종 사용자측에서 상기 데이터를 변경할 수 있게 된다.

또한, 상술한 일본 특개평 5-35612 호에서는 최종 어드레스에 데이터를 기록하지 않는 한, 추가 기록 금지 상태로 설정할 수는 없다.

본 발명은 이와 같은 사정을 감안하여 이루어진 것으로서, 일차 사용자가 출하후에 최종 사용자가 내부 데이터의 소거 또는 재기록을 할 수 없도록 하는 처리를 실시할 수 있는 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

도 1 은 본 발명에 의한 비휘발성 메모리의 블록도.

도 2 는 본 발명의 1실시형태에 의한 비휘발성 메모리의 내부 블록도.

도 3 은 소거 금지 회로의 동작원리를 설명하기 위한 블록도.

도 4 는 비휘발성 반도체 기억 장치의 제조순서를 나타내는 흐름도.

도 5 는 도 2 의 소거 금지 제어 회로 (15) 의 내부 회로를 도시한 도면.

도 6 은 도 2 의 소거 금지 설정 회로 (14) 의 내부 회로를 모식적으로 도시한 도면.

도 7 은 도 2 의 소거 금지 해제 회로 (11) 의 내부 회로를 도시한 도면.

도 8 은 본 발명에 의한 다른 실시형태에 의한 비휘발성 메모리의 내부의 블록도.

도 9 는 도 2 의 리세트 회로 (12) 의 내부 회로를 도시한 도면.

도 10 은 도 9 의 리세트 회로 (12) 의 신호상태를 나타내는 그래프.

*도면의 주요 부분에 대한 부호의 설명*

10 : 커맨드 레지스터 10a : 레지스터 M

10b : 레지스터 N 11 : 소거 금지 해제 회로

12 : 리세트 회로 13 : 어드레스 디코더

14 : 소거 금지 설정 회로 15 : 소거 금지 제어 회로

16 : 소거 제어 회로 17 : 메모리 셀 어레이

18 : 소거 회로 20 : 소거 금지 해제 스위치

21 : 소거 신호 스위치 회로 50, 53 및 54 : NAND

21a, 22, 41, 51 및 55 : 인버터 32 : 워드 드라이버

33 : 소거 금지 기억소자 34 : 기록 회로

35 : 소스·웰 스위치 40 : 저항

52 : 지연소자

청구항 1 에 기재된 발명은 데이터 내용의 소거를 금지하는 소거 금지 회로를 구비한 비휘발성 반도체 기억 장치에 있어서, 상기 소거 금지 회로는 상기 비휘발성 반도체 기억 장치 외부에서 데이터소거 금지의 명령이 한번 부여되면, 이것에 의해 데이터소거를 고정적이면서 전면적으로 금지하는 것을 특징으로 하는 비휘발성 반도체 기억 장치가다.

청구항 2 에 기재된 발명은, 청구항 1 에 기재된 비휘발성 반도체 기억 장치에 있어서, 상기 소거 금지 회로는 소거를 금지하는 제 1 정보와, 소거를 허가하는 제 2 정보 중 어느 하나를 기억하는 소거 금지 기억부를 갖는 것을 특징으로 한다.

청구항 3 에 기재된 발명은, 청구항 2 에 기재된 비휘발성 반도체 기억 장치에 있어서, 상기 소거 금지 회로는 소거 금지 기억부에 상기 제 1 정보를 기록하는 설정 소거 회로와, 상기 제 2 정보를 기록하는 설정기록 회로를 갖는 것을 특징으로 한다.

청구항 4 에 기재된 발명은, 청구항 1 내지 3 중 어느 한 항에 기재된 비휘발성 반도체 기억 장치에 있어서, 데이터 내용의 소거를 지시하는 소거 명령을 디코드하여 유지하는 소거 명령 레지스터와, 상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고, 상기 소거 금지 회로는 상기 소거 금지 기억부의 설정상태에 의거하여 상기 소거 명령 레지스터의 출력을 상기 소거 회로로 전달할지의 여부를 제어하는 소거 금지 제어 회로를 갖는 것을 특징으로 한다.

청구항 5 에 기재된 발명은, 청구항 1 내지 3 중 어느 한 항에 기재된 비휘발성 반도체 기억 장치에 있어서, 소거 명령을 디코드하여 유지하는 소거 명령 레지스터와, 상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고, 상기 소거 금지 회로는 상기 소거 금지 기억부의 설정상태에 의거하여 상기 소거 명령 레지스터를 리세트할지의 여부를 제어하는 소거 금지 제어 회로를 갖는 것을 특징으로 한다.

청구항 6 에 기재된 발명은, 청구항 3 에 기재된 비휘발성 반도체 기억 장치에 있어서, 데이터 내용의 소거를 지시하는 소거 명령을 디코드하여 유지하는 소거 명령 레지스터와, 상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고, 상기 소거 금지 회로는 상기 소거 금지 기억부의 설정상태에 의거하여 상기 소거 명령 레지스터의 출력을 상기 소거 회로로 전달할지의 여부를 제어하는 소거 금지 제어 회로를 갖고, 소거 금지 제어 회로의 출력이 소거 허가시에만 설정 소거 회로를 기동할 수 있도록 한 것을 특징으로 한다.

청구항 7 에 기재된 발명은, 청구항 3 에 기재된 비휘발성 반도체 기억 장치에 있어서, 소거 명령을 디코드하여 유지하는 소거 명령 레지스터와, 상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고, 상기 소거 금지 회로는 상기 소거 금지 기억부의 설정상태에 의거하여 상기 소거 명령 레지스터를 리세트할지의 여부를 제어하는 소거 금지 제어 회로를 가지며, 소거 금지 제어 회로의 출력이 소거 허가시에만 설정 소거 회로를 기동할 수 있도록 한 것을 특징으로 한다.

청구항 8 에 기재된 발명은, 청구항 6 또는 7 중 어느 한 항에 기재된 비휘발성 반도체 기억 장치에 있어서, 상기 소거 금지 회로는 상기 소거 금지 제어 회로의 출력을 강제적으로 소거 허가 상태로 하는 소거 금지 해제 수단을 설치한 것을 특징으로 한다.

청구항 9 에 기재된 발명은, 청구항 6 또는 7 중 어느 한 항에 기재된 비휘발성 반도체 기억 장치에 있어서, 상기 소거 금지 회로는 상기 소거 금지 기억부에 강제적으로 제 1 정보를 기록하는 소거 금지 초기화 수단을 설치한 것을 특징으로 한다.

청구항 10 에 기재된 발명은, 청구항 8 에 기재된 비휘발성 반도체 기억 장치에 있어서, 상기 소거 금지 해제 수단은 웨이퍼 상태에서만 동작할 수 있도록 한 것을 특징으로 한다.

청구항 11 에 기재된 발명은, 청구항 9 에 기재된 비휘발성 반도체 기억 장치에 있어서, 상기 소거 금지 초기화 수단은 웨이퍼 상태에서만 동작할 수 있도록 한 것을 특징으로 한다.

청구항 12 에 기재된 발명은, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 있어서, 소거 회수를 제한하는 수단을 설치한 것을 특징으로 하는 비휘발성 반도체 기억 장치가다.

청구항 13 에 기재된 발명은, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 있어서, 소거를 허가 또는 금지하는 상태를 기억하는 기억 수단을 가지며, 소거 허가 상태 또는 소거 금지 상태 중 어느 일측의 상태로 설정할 수 있는 소거 금지 설정 수단과, 소거 금지를 강제적으로 해제하는 소거 금지 해제 수단과, 상기 소거 금지 해제 수단이 해제상태일 때에만 상기 소거 금지 설정 수단의 상기 기억 수단을 소거 허가 상태로 설정할 수 있도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치가다.

청구항 14 에 기재된 발명은, 전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 있어서, 소거를 허가 또는 금지하는 상태를 기억하는 기억 수단을 가지며, 상기 기억 수단에 기억된 정보를 근거로 소거 허가 상태 또는 소거 금지 상태 중 어느 일측의 상태로 설정할 수 있는 소거 금지 설정 수단과, 소거 금지 설정 수단이 소거 금지 상태일 때 기억 수단을 소거 허가 상태로 설정할 수 없도록 하는 소거 제한 수단을 설치한 것을 특징으로 하는 비휘발성 반도체 기억 장치가다.

청구항 15 에 기재된 발명은, 웨이퍼상에 비휘발성 메모리 칩을 복수개 형성하는 단계, 각 비휘발성 메모리 칩내의 메모리 셀의 임계값을 검사하는 단계, 데이터 내용의 소거를 금지하는 소거 금지 회로에 설치되는, 소거를 금지하는 제 1 정보와 소거를 허가하는 제 2 정보 중 어느 하나를 기억하는 소거 금지 기억부를 초기화하는 단계, 웨이퍼를 복수의 비휘발성 메모리 칩으로 분할하여 패키지에 봉입하는 단계, 상기 비휘발성 메모리 칩에 소정 프로그램을 기록하는 단계, 및 상기 소거 금지 기억부에 소거 금지의 정보를 기록하는 단계으로 이루어지는 비휘발성 반도체 기억 장치의 제조방법이다.

발명의 실시형태

우선, 본 발명에 의한 비휘발성 메모리를 도 1 을 사용하여 설명한다.

도 1 에 있어서, 부호 101 은 복수의 비휘발성 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이이고, 부호 102 는 외부에서 입력되는 어드레스 신호에 의거하여 메모리 셀 어레이 (101) 의 비트선을 선택하는 칼럼 셀렉터이다. 부호 103 은 소스·웰 스위치로서, 기록/판독/소거 에 대응하여 메모리 셀 어레이 (101) 의 소스 전극과 반도체 기판상의 웰의 전압을 제어하는 스위치이다. 부호 104 와 부호 105 는 외부에서 입력되는 어드레스 신호를 디코드하여 메모리 셀 어레이 (101) 의 워드선 (도시생략) 과 비트선 (도시생략) 을 각각 선택하기 위한 신호를 생성하는 로우 디코더와 칼럼 디코더이다. 부호 106 은 어드레스 디코더로서, 외부에서 부여되는 어드레스 신호를 유지함과 동시에 칼럼과 로우로 프리 디코드한다.

부호 107 은 센스 증폭기로서, 메모리 셀 어레이 (101) 로부터의 출력을 감지하여 증폭하고, 기억 데이터를 판정한다. 부호 108 은 기록 회로로서, 메모리 셀 어레이 (101) 에 데이터를 기록할 때에 사용한다. 부호 109 는 출력 제어기로서, 메모리 셀 어레이 (101) 의 입력 데이터 및 출력 데이터 스테이터스 제어기 (114) 의 출력 신호로 래치한다. 부호 110 은 본 비휘발성 메모리의 외부와 입출력 데이터를 주고 받는 버퍼이다. 부호 111 은 커맨드 디코더로서, 외부로부터 부여되는 신호, 예컨대 본 비휘발성 메모리를 초기화하는 리세트 (RESET), 본 비휘발성 메모리로의 액세스를 허가하는 칩 인에이블 (CE), 본 비휘발성 메모리로의 데이터 기록을 허가하는 기록 인에이블 (WE), 본 비휘발성 메모리의 데이터 출력을 허가하는 출력 인에이블 (OE) 등의 상태를 디코드하여 외부로부터 어떠한 처리가 요구되어 있는지를 판정한다.

부호 112 는 커맨드 레지스터로서, 커맨드 디코더 (111) 로 디코드한 커맨드를 모아 두는 복수의 레지스터를 갖는다. 부호 113 은 스테이트 머신으로서, 정해진 상태 천이도를 따라 본 비휘발성 메모리를 동작시킨다. 부호 114 는 스테이터스 제어기로서, 스테이트 머신 (113) 을 제어하는 것이며, 출력 제어기 (109) 로 데이터를 래치하는 타이밍 신호를 보낸다. 부호 119 는 기록 제어 회로로서, 메모리 셀 어레이 (101) 에 데이터를 기록할 때의 전원 발생 회로 (116) 를 제어한다. 부호 120 은 소거 제어 회로로서, 메모리 셀 어레이 (101) 의 데이터를 소거 할 때에 전압 발생 회로를 제어한다. 부호 118 은 전압 발생 회로로서, 본 비휘발성 메모리의 판독/기록/소거 각 동작에 필요한 전압을 발생하는 회로이고, 부호 117 은 전원 공급 회로로서, 전압 발생 회로 (118) 로 발생하는 전압을 상기 각 동작 모드에 따라 본 비휘발성 메모리 내로 공급한다.

이하에 설명하는 것은, 도 1 에 있어서 본 비휘발성 메모리의 본 발명에 관한 회로로서, 상세한 것은 도 1 의 설명후의 실시형태의 설명에서 설명되므로, 여기에서는 개략적으로 설명한다. 부호 121 은 소거 금지 제어 회로로서, 소거 제어 회로 (120) 에 대해 부여하는 소거 신호에 대하여 이것을 소거 금지시에 비활성화로 한다. 부호 122 는 리세트 회로로서, 메모리 셀 어레이 (101) 에 대한 소거 커맨드가 부여되었을 때에 하기 보호퓨즈 회로의 조건과 조합하여 또한 외부에서 리세트되었을 때에 커맨드 레지스터 (12) 에 대하여 해당 커맨드를 리세트한다.

그리고, 본 리세트 회로 (122) 는 전자기기에 전원이 투입된 RESET 신호가 비휘발성 메모리에 입력되었을 때 또는 커맨드 디코더 (111) 에 규정되어 있지 않은 커맨드가 외부에서 잘못 부여되었을 때에도 동작하여 소정 내부 회로를 초기상태로 복귀시킨다.

부호 115 는 소거 금지 해제 회로로서, 비휘발성 메모리를 제조한 직후에 소거 금지 설정 회로 (116) 를 소거 허가 상태로 설정하거나 일단 소거 금지로 된 소거 금지 회로 (116) 를 해제 설정으로 변경하는데 사용된다. 이것은 제조자 측에서만 사용할 수 있게 된다. 부호 116 은 소거 금지 설정 회로로서, 한번 소거 금지가 되면, 이 정보를 내부의 비휘발성 기억소자에 기억하기 위해서는 제조자측에서만 조작할 수 있는 소거 금지 해제 회로 (116) 의 출력 신호에 따라 해제할 수 있다.

소거 금지 설정 회로 (116) 가「소거 가능」으로 되어 있을 때에는, 소거 금지 회로 (115) 의 출력이 어떠한 상태이든 몇번이라도 자유롭게 소거할 수 있다. 그 후, 외부로부터 커맨드 디코더 (111) 에 소거 금지 설정 커맨드가 입력되어 소거 금지 설정 회로 (116) 에「소거 금지」가 설정되면, 메모리 셀 어레이 (101) 를 소거할 수 없게 된다.

이하, 본 발명의 제 1 실시형태에 의한 비휘발성 메모리를 도면을 참조하여 설명한다.

도 2 는 비휘발성 메모리의 칩 내부를 상정하고 있으며, 본 발명의 제 1 실시형태의 회로를 포함하는 블록도이다.

도 2 에 있어서, 부호 19 로 둘러싼 내부가 본 발명에 관한 소거 금지 회로이다.

부호 17 (도 1 의 101 에 상당) 은 본 비휘발성 메모리의 메모리 셀 어레이로서, 외부에서 공급되는 어드레스 신호 (AD) 는 어드레스 디코더 (13) (도 1 의 104,105 및 106 에 상당) 에 의해 디코드되며, 디코드 결과에 의해 선택된 메모리 셀의 기억 정보가 데이터 (DT) 로서 판독되어 출력되거나 입력되어 기록된다.

커맨드 레지스터 (10) (도 1 의 112 에 상당) 내의 레지스터 M (10a) (도시생략) 은 외부에서 소거 요구 커맨드가 입력되면, 소거 요구 신호 (TTERC) 를 출력한다.

일반적으로 비휘발성 메모리는 소거 커맨드로서 자동 소거 커맨드와 테스트용 소거 요구 커맨드를 갖는다.

자동 소거 커맨드는 이 커맨드가 입력되면, 일단 전메모리에 기록 처리를 실시한 후, 복수의 메모리 셀을 일괄 소거 하며 (이하, 일괄 소거 처리라 함), 각 메모리 셀이 소정 임계값을 만족하지 않는 경우에는 다시 일괄 소거 처리가 실행된다. 또한, 임계값의 판정 기준을 변경해서 각 메모리 셀의 임계값을 체크하여 (이하, 과소거 검증처리라 함), 임계값이 소정 레벨 이하로 된 메모리 셀에 대하여 되돌려 기록하는 처리가 실시된다. 이상의 처리가 비휘발성 메모리내에서 자동적으로 반복되어 메모리 셀 어레이 (17) 의 임계값은 소정 범위내로 수속된다. 이 상태를 소거 상태라 한다.

테스트용 소거 요구 커맨드는 상술한 일괄 소거 커맨드만을 실행하는 커맨드이다. 이 커맨드가 입력되었을 때 또는 자동 소거 커맨드가 입력되어 일괄 소거 처리가 실행될 때에 커맨드 레지스터 (10) 내의 레지스터 M 은 신호 (TTERC) 를 출력한다.

커맨드 디코더 (111) (도 1) 에는, 이 제어 신호에는 본 비휘발성 메모리를 초기화하는 리세트 (RESET), 본 비휘발성 메모리로의 액세스를 허가하는 칩 인에이블 (CE), 본 비휘발성 메모리로의 데이터 기록을 허가하는 기록 인에이블 (WE), 본 비휘발성 메모리의 데이터 출력을 허가하는 출력 인에이블 (OE) 등의 신호가 입력되어 디코드된 후에 커맨드 레지스터 (10) 에 유지되어 본 비휘발성 메모리 각 부에 부여된다.

부호 14 (도 1 의 116 상당) 는 소거 금지 설정 회로로서, 외부에서 부여된 커맨드에 의해 메모리 셀 어레이 (17) 의 데이터 소거가 금지된 경우에 그 소거 금지의 정보를 모아 두는 1 비트의 소거 금지 기억소자를 포함한다. 본 소거 금지 설정 회로 (14) 의 출력인 신호 (FTOTP) 는, 그 값이 "H" (논리값 하이) 일 때에 메모리 셀의 일괄 소거 처리가 금지되어 있음을 나타내고, 그 값이 "L" (논리값 로우) 일 때에는 메모리 셀 데이터 소거가 가능한 상태인 것으로 한다. 상기한 바와 같이 적합한 조건하에 커맨드를 부여함으로써 데이터 소거 금지 상태로 할 수 있고, 또한 데이터 소거 금지를 해제하여 데이터 소거가 가능한 상태로 하기 위해서는 후술하는 소거 금지 해제 회로 (11) 에 의해 가능해진다.

도 2 의 부호 11 (도 1 의 115 에 상당) 은 소거 금지 해제 회로로서, 신호 (BOTPDIS) 가 출력된다. 신호 (BOTPDIS) 의 값이 "H" 일 때에는 신호 (FTOTP) 가 무효로 되어 신호 (FTOTP) 의 값에 관계없이 데이터 소거 금지가 해제된다. 즉, 비휘발성 메모리의 일괄 소거가 가능해진다. 또한, 신호 (BOTODIS) 의 값이 "H" 일 때에는 소거 금지 설정 회로 (14) 내의 소거 금지 기억소자를 소거 할 수도 있게 되어 소거 금지 기억소자의 기억 내용을「소거 가능」상태로 변경할 수 있다. 신호 (BOTPDIS) 의 값이 "L" 일 때에는 신호 (FTOTP) 가 유효해져서 데이터 소거 금지 또는 가능은 신호 (FTOTP) 의 값에 따라 결정된다.

도 2 의 부호 15 (도 1 의 121 에 상당) 는 소거 금지 제어 회로로서, 상술한 신호 (TTERC), 신호 (BOTPDIS), 신호 (FTOTP) 를 입력으로 하여 신호 (TTER) 를 출력한다. 이 신호 (TTER) 는 소거 제어 회로 (16) 에 접속되며, 그 전에 메모리 셀 어레이 (17) 의 데이터를 소거 하기 위하여 소거 회로 (18) 로 보내진다.

즉, 소거 금지 설정 회로 (14) 또는 소거 금지 해제 회로 (11) 가「소거 가능」으로 되어 있을 때에는, 커맨드 레지스터 (10) 에서 출력되는 소거 요구 신호 (TTERC) 는 소거 금지 제어 회로 (15) 를 통과할 수 있으므로, 신호 (TTER) 로서 소거 제어 회로 (16) 로 공급되어 메모리 셀 어레이 (17) 를 소거 할 수 있다. 반대로「소거 금지」로 되어 있을 때에는, 소거 요구 신호 (TTERC) 는 소거 금지 제어 회로 (15) 를 통과할 수 없기 때문에, 신호 (TTER) 가 소거 제어 회로 (16) 로 공급되지 않으므로 메모리 셀 어레이 (17) 를 소거 할 수 없다.

도 2 의 부호 16 (도 1 의 120 에 상당) 은 소거 제어 회로로서, 상술한 바와 같이 소거 금지 제어 회로 (15) 로부터의 출력 신호 (TTER) 에 의해 메모리 셀 어레이 (17) 의 데이터 소거를 제어한다. 부호 18 (도 1 의 117, 118, 102, 103, 104 및 105 에 상당) 은 메모리 셀 어레이 (17) 의 소거를 담당하는 소거 회로이다.

이어서, 제 1 실시형태의 동작을 도 3 을 사용하여 설명한다.

도 3 은 소거 금지 회로 (19) 의 동작원리를 설명하기 위한 블록도이다. 도 2 와 동일 블록에는 동일 부호를 부여하며 상세한 설명을 생략한다. 도 3 에는 상술한 소거 금지 제어 회로 (15) 와 소거 금지 설정 회로 (14) 를 설명하기 위하여 기능적인 박스를 사용하여 도시하고 있으나, 전체의 기능은 상술한 것과 동일하다.

소거 금지 설정 회로 (14) 는 소거 설정 스위치 (36), 소거 금지 기억소자 (33), 기록 회로 (34), 소거 전압 스위치 (30) 를 구비한다. 소거 금지 기억소자 (33) 는 값 "소거 가능" 또는 값 "소거 금지" 중 어느 일측의 값을 기억할 수 있다. 소거 설정 스위치 (36) 는 신호 (FTOTP) 로서 값 "소거 가능" 또는 값 "소거 금지" 중 어느 일측의 값을 출력한다. 신호 (TTER) 가 값 "소거 요구" 일 때, 소거 전압 스위치 (30) 가 동작하여 단자 (f) 를 단자 (g) 측에서 단자 (h) 측으로 전환하거나 앞의 상태가 단자 (h) 측일 때에는 단자 (h) 측의 상태를 유지한다 (도면중, 실선). 따라서, 소거 설정 스위치 (36) 는 신호 (FTOTP) 로서 값 "소거 가능" 를 출력한다 (실제로는 소거 금지 기억소자 (33) 에 값 "소거 가능" 를 기억시키는 처리가 실시된다.).

반대로, 신호 (TTER) 가 "소거 금지" 일 때에 소거 전압 스위치 (30) 는 동작하지 않으므로, 단자 (f) 를 단자 (g) 측에서 단자 (h) 측으로 전환할 수 없다. 그러나, 후술하는 바와 같이 기록 회로 (34) 를 동작시킴으로써 소거 설정 스위치 (36) 의 단자 (f) 를 단자 (h) 측에서 단자 (g) 측으로 전환할 수 있다. 따라서, 신호 (TTER) 가 값 "소거 금지" 일 때에 소거 설정 스위치 (36) 는 신호 (FTOTP) 로서 값 "소거 금지" 로 전환할 수는 있어도 값 "소거 가능" 로 전환할 수는 없다.

레지스터 N 에서 출력되는 신호 (WRS) 가 활성화되면, 기록 회로 (34) 가 동작하여 단자 (f) 를 단자 (h) 측에서 단자 (g) 측으로 전환하거나 앞의 상태가 단자 (g) 측일 때에는 단자 (g) 측의 상태를 유지한다 (도면중, 점선). 따라서, 소거 설정 스위치 (36) 는 신호 (FTOTP) 로서 값 "소거 금지" 를 출력한다 (실제로는 소거 금지 기억소자 (33) 에 값 "소거 금지" 를 기억시키는 처리가 실시된다.).

반대로, 레지스터 N 에서 출력되는 신호 (WRS) 가 비활성화되면, 기록 회로 (34) 가 동작하지 않고, 또한 단자 (f) 를 단자 (g) 측에서 단자 (h) 측으로 전환할 수는 없다. 이와 같이 소거 전압 스위치 (30) 와 기록 회로 (34) 는 소거 설정 스위치 (36) 의 단자를 1방향으로 전환할 수 있으나, 타방향으로 전환할 수는 없다.

소거 금지 해제 스위치 (20) 는 소거 금지 해제 회로 (11) 에서 출력되는 신호 (BOTPDIS) 에 의해 신호 (FLOTP) 또는 값 "소거 가능" 중 어느 일측을 출력한다. 신호 (BOTPDIS) 의 출력이 제 1 레벨일 때, 소거 금지 해제 스위치 (20) 의 단자 (c) 는 단자 (d) 측 (도면 중, 실선) 으로 되며, 소거 금지 해제 스위치 (20) 는 신호 (SEW) 로서 값 "소거 가능" 를 출력한다. 여기서, 값 "소거 가능" 의 레벨을 제 1 레벨과 일치시킴으로써, 소거 금지 해제 회로 (11) 가 출력하는 신호 (BOTPDIS) 를 값 "소거 가능" 와 겸용할 수 있다. 신호 (BOTPDIS) 의 출력이 제 2 레벨일 때, 소거 금지 해제 스위치 (20) 의 단자 (c) 는 단자 (e) 측으로 되며, 소거 금지 해제 스위치 (20) 는 신호 (SWE) 로서 신호 (FTOTP) 를 출력한다.

소거 금지 제어 회로 (15) 는 소거 신호 스위치 (21) 와, 소거 금지 해제 스위치 (20) 로 구성된다. 소거 신호 스위치 (21) 는 소거 금지 해제 스위치 (20) 에서 출력되는 신호 (SWE) 에 의해 개폐제어된다. 신호 (SWE) 가 "소거 가능" 로 되어 있을 때, 소거 신호 스위치 (21) 는 닫힘 상태 (도면 중, 실선) 로 되어 단자 (a) 와 단자 (b) 는 도통 상태로 된다. 따라서, 커맨드 레지스터 (10) 의 레지스터 M 에서 출력되는 일괄 소거 신호 (TTERC) 는 신호 (TTER) 로서 소거 제어 회로 (16) 로 공급되어 일괄 소거 처리를 실행할 수 있다.

신호 (SWE) 가 "소거 금지" 로 되어 있을 때, 소거 신호 스위치 회로 (21) 는 열림 상태 (도면중, 점선) 로 되어 단자 (a) 와 단자 (b) 는 비도통 상태로 된다. 따라서, 커맨드 레지스터 (10) 의 레지스터 M 에서 출력되는 일괄 소거 신호 (TTERC) 는 소거 제어 회로 (16) 로 공급되지 않게 되어 일괄 소거 처리를 실행할 수 없게 된다.

도 4 는 비휘발성 반도체 기억 장치의 제조순서를 나타내는 흐름도이다.

앞의 도 3 과 도 4 에 의거하여 비휘발성 반도체 기억 장치의 동작을 계속해서 설명한다.

단계 S10 에서 웨이퍼상에 복수의 비휘발성 메모리가 형성되어 확산공정이 완료된다.

단계 S20 에서 형성한 비휘발성 메모리는 웨이퍼 상태에서 각종 검사나 설정이 실시된다.

웨이퍼 상태에서의 처리중 단계 S21 에서 소거 금지 기억소자 (33) 를 소거 (값 "기록 가능") 하는 처리를 실시한다. 본 단계에서는 우선 소거 금지 해제 회로 (11) 가 신호 (BOTPDIS) 로서 제 1 레벨을 출력하고, 소거 금지 해제 스위치 (20) 의 단자 (c) 는 단자 (d) 측으로 되며, 소거 금지 해제 스위치 (20) 는 신호 (SWE) 로서 값 "소거 가능" 를 출력한다. 그 결과, 소거 신호 스위치 회로 (21) 는 닫힘 상태로 된다.

이어서, 테스터 (도시 생략) 등에서 커맨드 레지스터 (10) 내의 레지스터 M 에 소거 요구 커맨드가 입력되어 신호 (TTERC) 가 출력된다. 소거 신호 스위치 (21) 는 닫힘 상태로 되어 있기 때문에, 소거 요구 커맨드는 신호 (TTER) 로서 소거 제어 회로 (16) 로 입력됨과 동시에 소거 전압 스위치 (30) 로도 입력된다. 그 결과, 소거 설정 스위치 (36) 의 단자 (f) 는 초기 상태가 어느 쪽이어도 단자 (h) 측으로 되어 소거 금지 기억소자 (33) 는 소거 된다. 그리고, 소거 금지 설정 회로 (14) 는 출력 신호 (FTOTP) 로서 값 "소거 가능" 을 출력한다.

이어서, 단계 S22 에서 테스터는 비휘발성 메모리의 패드에 어드레스 신호 (AD), 데이터 (DT), 제어 신호를 공급하고, 바이어스 테스트, 기록/판독 등의 각종 테스트 (다이 소트 테스트) 를 웨이퍼 상태에서 실시하여 비휘발성 메모리가 소정 규격을 만족시키는지의 여부를 체크한다.

이어서, 단계 S23 에서 테스터는 비휘발성 메모리의 패드에 자동 소거 커맨드를 입력하여 전메모리 셀을 일괄 소거 처리한다. 본 단계에서는 테스터 (도시 생략) 등으로부터 커맨드 레지스터 (10) 내의 레지스터 M 에 자동 소거 커맨드를 입력하여 레지스터 M 은 신호 (TTERC) 를 출력한다. 소거 신호 스위치 (21) 는 닫힘 상태로 되어 있기 때문에, 자동 소거 커맨드 신호 (TTER) 로서 소거 제어 회로 (16) 로 입력되어 소거 회로 (18) 가 동작하여 메모리 셀 어레이 (17) (도 2) 내의 전메모리 셀 또는 소정 블록의 메모리 셀이 일괄 소거 된다.

이어서, 단계 S24 에서 소거 금지 해제 회로 (11) 의 설정을 변경하여 소거 금지 해제 회로 (11) 가 신호 (BOTPDIS) 로서 제 2 레벨을 출력한다. 소거 금지 해제 회로 (11) 의 설정을 변경하는 방법은 후술하는 바와 같이 테스터 등으로부터의 바이어스 공급을 정지하거나 퓨즈를 차단함으로써 실현할 수 있다. 그 결과, 소거 금지 해제 스위치 (20) 의 단자 (c) 는 단자 (e) 측으로 전환되거나 소거 금지 설정 회로 (14) 에 설정된 신호 (FTOTP) 에 의해 소거 신호 스위치 회로 (21) 의 개폐가 결정되도록 이루어진다. 여기에서는 신호 (FTOTP) 가 "소거 가능" 으로 되어 있기 때문에, 소거 신호 스위치 회로 (21) 는 닫힘 상태 그대로이다.

이어서, 단계 S31 에서는 웨이퍼를 커터로 칩으로 잘라 나눠서 (다이싱) 복수의 비휘발성 메모리·칩으로 분리한다. 단계 S22 에서 양품으로 판정된 각 비휘발성 메모리·칩을 리드 프레임에 탑재하여 이것을 수지 등으로 봉지한다.

단계 S33 에서 단계 S22 및 S23 과 마찬가지로 각종 테스트나 일괄 소거 ·처리 등의 출하 검사를 실시한다. 이 때, 소거 금지 설정 회로 (14) 내의 소거 금지 기억소자 (33) 는 값 "소거 가능" 를 기억하고 있기 때문에, 소거 신호 스위치 (21) 는 닫힘 상태로 되어 있다. 따라서, 기록/판독 검사를 실행하여 메모리 셀 어레이 (17) 에 테스트 데이터를 기록하여도 외부에서 커맨드 레지스터 (10) 에 소거 커맨드를 입력함으로써 메모리 셀 어레이 (17) 를 소거 할 수 있다.

그 후, 비휘발성 메모리는 제조업자로부터 일차 사용자에게 전달되어 일차 사용자의 처리가 실행된다 (단계 S40). 단계 S41 에서 일차 사용자는 비휘발성 메모리의 메모리 셀 어레이 (17) 에 소정 프로그램을 기록한다.

단계 S42 에서 프로그램을 기록한 비휘발성 메모리를 나중에 소거할 가능성이 있는 경우에는, 단계 S44 로 이행하여 일차사용자는 비휘발성 메모리를 전자기기에 설치하여 제품을 출하한다. 프로그램을 기록한 비휘발성 메모리를 나중에 소거 할 가능성이 없는 경우 또는 소거 처리를 시키고 싶지 않을 경우에는 단계 S43 으로 이행하여 일차사용자는 기억소자 (33) 에 기록 처리를 실시한다.

소거 금지 기억소자 (33) 로의 기록 처리는, 테스터 (도시생략) 등으로부터 커맨드 레지스터 (10) 내의 레지스터 N 에 기록 요구 커맨드를 입력하여 신호 (WRS) 를 출력한다. 기록 회로 (34) 는 소거 설정 스위치 (36) 의 단자 (f) 를 단자 (g) 측으로 전환하여 소거 금지 기억소자 (33) 를 값 "소거 금지" 로 한다. 소거 금지 설정 회로 (14) 는 출력 신호 (FTOTP) 로서 값 "소거 금지" 를 출력하고, 소거 금지 해제 스위치 (20) 를 통해 소거 신호 스위치 (21) 로 값 "소거 금지" 를 공급한다. 그 결과, 소거 신호 스위치 (21) 는 열림상태로 되어 커맨드 레지스터 (10) 에서 출력되는 소거 요구 커맨드 (TTERC) 는 소거 제어 회로 (16) 로 전달되지 않게 되기 때문에 메모리 셀 어레이 (17) 를 소거 할 수 없게 된다. 동시에 소거 전압 스위치 (30) 에도 신호 (TTER) 가 공급되지 않게 되기 때문에, 소거 설정 스위치 (36) 의 상태를 "소거 가능" 로 전환할 수도 없게 된다.

마지막으로 단계 S44 에서 일차사용자는 프로그램을 기록한 비휘발성 메모리를 제품에 설치하여 제품을 출하한다.

그리고, 단계 S42 및 S43 은 단계 S32 후에 제조업자가 실시하여도 된다. 이 경우, 일차 사용자는 소거 처리를 실행할 수는 없다.

도 6 은, 소거 금지 설정 회로 (14) 의 내부 회로를 구체적으로 나타낸 것이다. 여기서 부호 33 은 1 비트분의 기억소자로서의 소거 금지 기억소자로서, 그 드레인측에 센스 증폭기 (31) 가 접속되어 소거 금지 설정 회로 (14) 의 출력치를 신호 (FTOTP) 로서 소거 금지 설정 회로 (14) 의 외부로 출력한다. 이 센스 증폭기 (31) 의 내부에서는 N 형 트랜지스터 (31b) 의 소스 단자가 접속되고, 드레인 단자는 저항 (31a) 을 통해 전원 전압에 접속된다. 또한, N 형 트랜지스터 (31c) 의 소스 단자는 소거 금지 기억소자 (33) 의 드레인 단자에, 드레인 단자는 저항 (31c) 을 통해 전원 전압에 접속된다. 그리고, N 형 트랜지스터 (31c) 의 게이트 단자가 N 형 트랜지스터 (31b) 의 드레인 단자와 저항 (31a) 사이에 접속되고, N 형 트랜지스터 (31b) 의 게이트 단자가 N 형 트랜지스터 (31c) 의 소스 단자에 접속된다.

트랜지스터 (31b 및 31c) 와 저항 (31a) 으로 바이어스 회로를 구성하며, 소거 금지 기억소자 (33) 의 드레인에 소정 바이어스 전압을 공급한다. 이 때, 소거 금지 기억소자 (33) 로 흐르는 전류가 트랜지스터 (31c) 를 통해 저항 (31f) 으로 흐르고, 트랜지스터 (31c) 의 드레인에 판 독전압이 발생한다. 이 판독 전압을 인버터 (31d) 는 소정 레벨 이상인지 이하인지를 판정하며, 그 결과를 인버터 (31e) 가 증폭하여 신호 (FTOTP) 를 출력한다.

이 소거 금지 기억소자 (33) 에 데이터 "0" 을 기록하였을 때에 신호 (FTOTP) 는 출력이 "H" 로 되고, 본 비휘발성 메모리의 "소거 금지" 가 출력된다. 그 중에서 데이터 "0" 의 기록처리는 기록 회로 (34) 와 워드 드라이버 (32) 에 의해 실시된다. 즉, 워드 드라이버 (32) 에서 소거 금지 기억소자 (33) 의 제어게이트에 10 내지 12 V 정도의 전압을 공급하고, 기록 회로 (34) 에서 소거 금지 기억소자 (33) 의 드레인에 5 내지 6 V 의 전압을 공급하고, 소스·웰 스위치 (35) 에서 소거 금지 기억소자 (33) 의 리스에 0 V 의 전압을 공급하고, 마찬가지로 웰에 -10 내지 -12 V 의 전압을 공급함으로써 소거 금지 기억소자 (33) 의 부유 게이트에 전자를 주입한다.

부호 30 은 소거 전압 스위치로서, 상기한 소거 금지 기억소자 (33) 의 데이터를 소거 하여 데이터 "1" 로 함으로써, 신호 (FTOTP) 는 "L" 로 되고 "소거 가능" 가 출력된다. 소거 의 처리는 소거 전압 스위치 (30) 와 워드 드라이버 (32) 에 의해 실시된다. 즉, 워드 드라이버 (32) 에서 소거 금지 기억소자 (33) 의 제어 게이트에 -10 내지 -12 V 정도의 전압을 공급하고, 소거 전압 스위치 (30) 에 의해 소거 금지 기억소자 (33) 의 드레인을 오픈 상태로 하고, 소스·웰 스위치 (35) 에 의해 소거 금지 기억소자 (33) 의 소스를 오픈 상태로 하여 마찬가지로 웰에 10 내지 12 V 의 전압을 공급함으로써, 소거 금지 기억소자 (33) 의 부유 게이트에서 웰로 전자를 주출한다.

부호 35 는 소스·웰 스위치로서, 소거 금지 기억소자 (33) 의 소스전극과 반도체기판상의 웰 사이의 전압 등을 제어하는 스위치이다. 또한, 소거 금지 기억소자 (33) 의 데이터를 판독할 때에는 워드 드라이버 (32) 에서 소거 금지 기억소자 (33) 의 제어 게이트에 4 V 정도의 전압을 공급하고, 센스 증폭기 (31) 에서 소거 금지 기억소자 (33) 의 드레인에 1 V 의 전압을 공급하고, 소스·웰 스위치 (35) 에서 소거 금지 기억소자 (33) 의 소스와 웰로 0 V 의 전압을 공급함으로써 소거 금지 기억소자 (33) 로 흐르는 드레인 전류를 판독한다.

소거 금지 해제 회로 (11) 의 내부 회로의 일례를 도시한 것이 도 7a 및 도 7b 이다. 도 7a 의 예에서 부호 40 은 저항으로서, 그 일단은 접지되고, 타단은 PAD (42) 와 인버터 (41) 를 접속하는 경로에 접속된다. 여기서, 외부의 테스터 등으로부터 PAD (42) 에서 "H" 가 부여되면, 인버터 (41) 에 의해 반전되어 신호 (BOTPDIS) 는 값 "L" 을 출력하고, PAD (42) 에 "L" 이 부여된 경우 혹은 PAD (42) 가 오픈인 경우에는 신호 (BOTPDIS) 는 값 "H" 를 출력한다.

도 7b 의 예에서, 본 도면은 도 7a 의 PAD (42) 대신에 퓨즈 (43) 를 전원 전압 단자와 저항 (40) 과 인버터 (41) 의 접속점 사이에 접속한 것이다. 이것은 퓨즈 (43) 가 존재할 때에는 신호 (BOTPDIS) 에 값 "L" 이, 단선하고 있을 때에는 값 "H" 가 각각 출력된다.

즉, 웨이퍼 테스트 단계에서 적어도 소거 금지 기억소자 (33) 를 소거 할 때까지는 신호 (BOPTDIS) 는 값 "L" 로 되어 있다. 소거 금지 기억소자 (33) 를 소거하여 신호 (FTOTP) 가 "소거 가능" 로 되면, 레이저 등에 의해 퓨즈 (43) 를 절단한다 (도 4 의 단계 S24). 퓨즈 (43) 의 절단에 의해 소거 금지 설정 회로 (11) 의 출력 (BOTPDIS) 은 값 "H" 로 고정되며, 신호 (FTOTP) 의 값에 의해 "소거 가능" 또는 "소거 금지" 가 결정된다. 그러나, 퓨즈 (43) 절단후에 일단 소거 금지 기억소자 (33) 를 "소거 금지" 로 변경하면, 소거 금지 기억소자 (33) 를 강제적으로 소거할 수 없게 되므로 소거 금지 기억소자 (33) 를 "소거 가능" 로 되돌릴 수 없게 된다.

소거 금지 제어 회로 (15) 의 내부 회로를 상세하게 도시한 것이 도 5 이다. 이 도 5 에 있어서 신호 (BOTPDIS) 와 신호 (FTOTP) 는 2 입력의 NAND (역논리곱 : 논리곱의 부정) (20) 에 입력되고, 그 출력과 신호 (TTERC) 가 소거 신호 스위치 회로 (21) 중의 2 입력의 NAND (21a) 에 입력된다. NAND 소자 (21a) 의 출력은 인버터 (21b) 에 의해 논리가 반전된 후에 신호 (TTER) 를 출력한다.

현재, 소거 금지 해제 회로 (1l) 의 출력 (BOTPDIS) 이 값 "L" 이면, 신호 (FTOTP) 의 값이 "H" 나 "L" 인 경우에 소거 금지 해제 스위치 (도 3 의 20) 로서 기능하는 NAND (20) 의 출력 (SWE) 은 값 "H" 로 고정되고, 소거 금지 설정 회로 (14) 의 출력 (FTOTP) 는 무효로 된다. 또한, 출력 (BOTPDIS) 의 값 "L" 은 NAND (20) 로 반전되고, 신호 (SWE) 를 값 "H" ("소거 가능") 로 한다. 따라서, 소거 요구 신호 (TTERC) 가 활성화되어 값 "H" 로 되면, NAND (21a) 의 출력은 값 "L" 로 되고, 인버터 (21b) 의 출력인 신호 (TTER) 는 "H" 로 된다. 또한, 소거 요구 신호 (TTERC) 가 비활성화되어 값 "L" 로 되면, NAND (21a) 의 출력은 값 "H" 로 되고, 인버터 (21b) 의 출력인 신호 (TTER) 는 "L" 로 된다.

이어서, 출력금지 설정 회로 (11) 의 출력 (BOTPDIS) 이 값 "H" 이면, 신호 (FTOTP) 의 값에 따라 NAND (20) 의 출력 (SWE) 이 결정된다. 현재, 신호 (FTOTP) 의 값이 "L" ("소거 가능") 이라 하면, 소거 금지 해제 스위치 (도 3 의 20) 로서 기능하는 NAND (20) 의 출력 (SWE) 은 값 "H" ("소거 가능") 로 된다. 따라서, 소거 요구 신호 (TTERC) 가 활성화되어 값 "H" 로 되면, NAND (21a) 의 출력은 값 "L" 로 되고, 인버터 (21b) 의 출력인 신호 (TTER) 는 "H" 로 된다. 이 활성화된 신호 (TT ∈ R) 는 소거 제어 회로 (16) (도 2 및 도 3) 로 공급되어 메모리 셀 어레이 (17) (도 2) 를 소거 할 수 있다.

또한, 신호 (FTOTP) 의 값이 "L" ("소거 금지") 이라 하면, 소거 요구 신호 (TTERC) 가 활성화되어 값 "H" 로 되어도 NAND (21a) 의 출력은 값 "H" 로 되고, 인버터 (21b) 의 출력인 신호 (TTER) 는 "L" 그대로여서 소거 요구 신호 (TTER1) 활성화할 수 없다. 따라서, 메모리 셀 어레이 (17) (도 2) 를 소거 할 수 없다.

이어서, 본 발명의 제 2 실시형태에 의한 비휘발성 메모리의 블록도이며, 도 8 을 사용하여 설명한다.

제 1 실시형태와 동일한 구성의 블록에는 동일 부호를 붙이며 상세한 설명을 생략한다. 커맨드 레지스터 (60) (도 1 의 112 에 상당) 는 외부에서 입력되는 커맨드를 디코드한 결과를 유지하는 레지스터로서, 소거 요구 커맨드를 유지하는 레지스터 M 과 리세트 커맨드를 유지하는 레지스터 (A) 를 적어도 갖는다.

레지스터 (A) 는 리세트 신호 (BRST) 를 출력하고, 신호 (BRST) 는 비휘발성 메모리에 전원을 투입하였을 때나 사용자가 커맨드를 잘못 입력하였을 때, 커맨드 디코더 (111) (도 1) 에 규정되어 있지 않은 커맨드가 입력되었을 때 등에 활성화된다. 이 신호 (BRST) 는 시스템 리세트 회로 (69) 로 보내져서 비휘발성 메모리의 내부 회로의 각부로 보내진다. 신호 (BRST) 는 통상 "H" 로 되어 있으며, 리세트시에만 펄스상으로 "L" 로 된다. 신호 (BRST) 가 "L" 로 되면, 비휘발성 메모리의 내부 회로가 리세트되어 레지스터 등은 초기 상태로 된다.

소거 요구 커맨드가 레지스터 M 에 입력되어 있는 기간, 커맨드 레지스터 (60) 내의 신호 (TSCR) 는 "H" 로 되며, 그 외의 기간 또는 그 외의 커맨드 입력중에는 "L" 로 된다.

소거 리세트 회로 (12) (도 1 의 122 의 일부를 구성) 에는 신호 (TSCR, FTOTP 및 BRST) 가 입력되고, 소거 리세트 회로 (12) 는 레지스터 M 을 리세트하기 위한 신호 (BRSTC) 를 출력한다. 신호 (BRST) 가 "L" 로 되면, 신호 (TSCR 및 FTOTP) 가 어떤 값이어도 신호 (BRSTC) 는 "L" 로 된다. 신호 (BRST) 가 "H" 이고 신호 (FTOTP) 가 "L" ("소거 가능" 상태) 일 때, 신호 (TSCR) 가 어떤 값이어도 신호 (BRSTC) 는 "H" 를 유지하기 때문에, 레지스터 M 은 리세트되지 않고 소거 요구 커맨드를 소거 제어 회로 (16) 로 출력할 수 있다.

그리고, 이 소거 리세트 회로 (12) 는 상술한 제 1 실시형태에 있어서의 소거 금지 제어 회로 (15) 에 대응하는 것으로서, 모두 소거 동작을 허가 또는 금지하는 것이다.

신호 (BRST) 가 "H" 이고 신호 (FTOTP) 가 "H" ("소거 금지" 상태) 일 때, 신호 (TSCR) 가 "H" 로 되면, 신호 (BRSTC) 는 일시적으로 "L" 로 되고, 레지스터 M 은 리세트된다. 따라서, 소거 요구 커맨드가 외부에서 입력되어도 소거 제어 회로 (16) 로 출력되지 않아 소거 회로 (18) 가 동작하지 않으므로 메모리 셀 어레이 (17) 는 소거되는 일이 없다.

소거 금지 설정 회로 (64) (도 1 의 116 에 상당) 는 제 1 실시형태의 소거 설정 금지 회로 (14) 와 동일한 구성인데, 소거 금지 기억소자 (33) 를 소거 하는 신호가 다르다. 즉, 소거 전압 스위치 (30) 는 신호 (TTER) 가 아니라 소거 금지 초기화 회로 (61) 의 출력과 신호 (TAER) 에 의거하여 소거 동작을 실행한다.

소거 금지 초기화 회로 (61) 는 테스터 (도시생략) 등에서 입력되는 신호에 의거하여 소거 전압 스위치 (30) 를 동작시켜 소거 금지 설정 회로 (64) 내의 소거 금지 기억소자 (33) 를 초기화 (기억데이터 "1", "소거 가능" 상태) 한다. 그 결과, 소거 금지 설정 회로 (64) 는 신호 (FTOTP) 로서 "L" (소거가) 을 출력한다.

소거 금지 설정 회로 (64) 는 제 1 실시형태와 마찬가지로 외부에서 입력되는 소거 금지 기억소자 (33) 에 대한 기록처리 커맨드에 의해 기록 회로 (34) 가 동작하여 소거 금지 기억소자 (33) 에 기록처리 (기억데이터 "0" "소거 금지" 상태) 를 실행한다. 그 결과, 소거 금지 설정 회로 (64) 는 신호 (FTOTP) 로서 "H" ("소거 금지") 를 출력한다.

도 9 는 소거 리세트 회로 (12) 의 상세한 회로도를 나타내고, 도 10 은 그 동작을 설명하는 타이밍 차트로서, 이들 도면에 의거하여 그 구성과 동작을 설명한다. 우선, 부호 50, 53 및 54 는 2 입력의 NAND 이고, 부호 51 및 55 는 인버터이고, 부호 52 는 입력에 대해 어느 일정량의 지연을 부여하여 출력하는 지연 소자이다.

시각 (t1) 에서 커맨드 디코더 (111) (도 1) 에 리세트 커맨드가 입력되면 (도 10a), 신호 (BRST) 가 "L" 로 되어 비휘발성 메모리내의 소정 회로가 리세트된다 (도 6b). 신호 (BRST) 는 리세트 회로 (12) 에도 입력되며, NAND (53) 의 출력이 어떤 값이어도 NAND (54) 의 출력은 "H", 인버터 (55) 의 출력 (BRSTC) 은 "L" 로 된다 (도 6h). 그 결과, 커맨드 레지스터 (60) 내의 레지스터 M 이 리세트된다. 그리고, 통상 동작중에는 신호 (BRST) 는 "H" 이고, 출력 (BRSTC) 은 "H" 이다.

시각 (t2) 에서 제 1 소거 커맨드가 입력되면 (도 10a), 상기 소거 커맨드가 입력되어 있는 기간중에 신호 (TSCR) 가 "H" 로 된다 (도 10c). 또한, 상기 소거 커맨드가 디코드되어 신호 (TTERX) 가 레지스터 M 에 유지된다 (도 10i). 현재, 신호 (FTOTP) 가 "L" ("소거 가능" 상태) 이라 하면 (도 10d), NAND (50) 의 출력은 "H" 그대로이고 (도 10e), 인버터 (51) 및 지연소자 (52) 의 출력은 모두 "L" 이기 때문에 (도 10f), NAND (53) 의 출력은 "H" 그대로이다 (도 10g). 따라서, NAND (54) 의 출력은 "L", 인버터 (55) 의 출력 (BRSTC) 은 "H" 그대로이다 (도 10h). 즉, 리세트신호 (BRSTC) 는 비활성화 상태를 유지한다.

한편, 레지스터 M 에 유지되어 있는 신호 (TTERX) 는, 시각 (t3) 에서 리세트되지 않고 신호 (TAER) 로서 소거 제어 회로 (16) 로 출력되며 (도 10j), 소거 회로 (18) 를 동작시켜 메모리 셀 어레이 (17) 의 일괄 소거 처리가 실행된다. 이어서, 시각 (t4) 에서 신호 (FTOTP) 가 "H" (소거 금지 상태) 로 된다 (도 10d). 시각 (t5) 에서 제 2 소거 커맨드가 입력되면 (도 10a), 이 소거 커맨드가 입력되어 있는 기간중에 신호 (TSCR) 가 "H" 로 된다 (도 10c). 또한, 상기 소거 커맨드가 디코드되어 신호 (TTERX) 가 레지스터 M 에 유지된다 (도 10i). NAND (50) 의 입력은 모두 "H" 로 되기 때문에, NAND (50) 의 출력은 "L" 로 된다 (도 10e). 이 신호는 인버터 (51) 로 반전되어 지연소자 (52) 로 소정 시간만큼 지연되어 출력된다 (도 10f).

시각 (t6) 에서 NAND (53) 의 입력이 모두 "H" 로 되면, NAND (53) 의 출력은 "L" 로 된다 (도 10e). 따라서, NAND (54) 의 출력은 "H", 인버터 (55) 의 출력 (BRSTC) 은 "L" 로 된다 (도 10h).

한편, 레지스터 M 에 유지되어 있는 신호 (TTERX) 는, 시각 (t6) 에서 소거 리세트신호 (BRSTC) 가 일시적으로 "L" 로 되기 때문에, 레지스터 M 이 리세트된다. 따라서, 소거 신호 (TAER) 가 소거 제어 회로 (16) 로 출력되지 않아 (도 10j 의 점선) 소거 회로 (18) 가 작동하지 않으므로, 메모리 셀 어레이 (17) 의 일괄 소거 처리는 실행할 수 없다. 그 후, 시각 (t7) 에서 소거 블록의 어드레스 등을 나타내는 데이터가 입력되는데, 소거 요구 신호 (TAER) 는 이미 리세트되어 있기 때문에 상기 데이터는 파기된다.

그리고, 도 10 에서 제 1, 제 2 소거 커맨드는, 오동작에 의해 메모리 셀 어레이 (17) 의 소거가 실행되는 것을 방지하기 때문에 복수의 버스 사이클로 이루어진다. 예컨대, 제 1 내지 제 4 버스사이클에서는 소거 헤더로서 "AAH", "55H", "AAH", "55H" (H 는 16 진 표시를 의미함) 가 CPU 등에서 비휘발성 메모리의 데이터버스에 입력되고, 제 6 버스사이클에서 칩 소거 커맨드 "10H" 가 입력된다. 따라서, 제 1 소거 커맨드가 디코드되고, 신호 (TTERX) 가 레지스터 M 에 유지되고 나서 (도 10 의 시각 (t2)), 시각 (t3) 에서 신호 (TAER) 가 출력될 때까지 시간이 걸린다. 따라서, 제 6 버스사이클에서 칩 소거 커맨드 "10H" 가 입력되었을 때에 리세트신호 (BRSTC) 가 활성화되도록 하면, 소거 요구 신호를 리세트할 수 있다.

이상의 설명에서는 소거 금지 초기화 회로 (61) 의 출력 (BOTPDIS) 을 소거 금지 설정 회로 (64) 에 직접 입력하도록 하였으나, 소거 금지 초기화 회로 (61) 를 제 1 실시형태와 동일한 구성 (도 7a, 도 7b) 으로 하고, 또한 NAND (50) 를 3 입력으로 하여 출력 신호 (BOTPDIS) 를 3 입력 NAND (50) 의 나머지 1 입력 단자에 입력하도록 하여도 된다.

이와 같이 제 2 실시형태에서는 소거 금지 설정 회로 (64) 의 설정 상태에 따라 입력된 소거 커맨드를 리세트할지의 여부가 결정되며, "소거 금지" 로 설정하고 있으면, 소거 커맨드가 입력되어도 메모리 셀 어레이 (17) 를 소거 할 수 없다. 동시에 소거 금지 설정 회로 (64) 내의 소거 금지 기억소자 (33) 자체도 소거할 수 없게 되기 때문에, 소거 금지 초기화 회로 (61) 를 기동하지 않는 한, "소거 가능" 상태로 할 수 없다. 소거 금지 초기화 회로 (61) 는 웨이퍼 상태에서는 소정 신호치로 할 수 있으나, 비휘발성 메모리 칩을 패키지에 봉입한 상태에서는 패키지 외부에서 신호치를 변경할 수 없기 때문에 "소거 가능" 상태로 할 수는 없다.

그러나, 소거 금지 설정 회로 (64) 는 패키지에 설치하기 전에 소거 금지 기억소자 (33) 를 "소거 가능" 상태로 설정함으로써 소거 가능한 상태로 할 수 있다. 따라서, 출하검사에서 테스트 데이터를 메모리 셀 어레이 (17) 에 기록하여도 메모리 셀 어레이 (17) 를 소거할 수 있다. 또한, 일차사용자가 일단 프로그램을 메모리 셀 어레이 (17) 에 기록한 후에 버그 등을 발견하여도 소거 할 수 없으므로, 비휘발성 메모리를 파기하지 않고 프로그램을 재기록할 수 있다.

제조업자 또는 일차사용자는 비휘발성 메모리의 기억내용을 이후 재기록할 수 없다고 판단하였을 때에 소거 금지 기억소자 (33) 에 "0" 을 기록함으로써, "소거 금지" 상태로 할 수 있다. 이 상태에서는 소거 커맨드가 리세트되어 내부의 소거 회로로 전달되지 않기 때문에 소거 할 수 없다. 이와 같이 소거 금지 회로 (65) 는 스스로 출력하는 "소거 금지" 신호로 자기 회로내의 소거 금지 기억소자 (33) 를 소거 할 수 없도록 하였다. 즉, 소거 금지 회로 (65) 는 비가역적으로 "소거 가능" 상태로 설정할 수 있다.

일반적으로 비휘발성 메모리를 제조할 때, 제조공정의 편차에 의해 게이트 절연막의 막질이 나쁜 제품이 생기는 경우가 있다. 이와 같은 비휘발성 메모리는 소거 동작을 반복하면 게이트 절연막의 막질이 열화되어 플로팅 게이트의 전하유지 특성이 저하되는 경우가 있다. 그리고, 소거 상태로 될 때까지 시간이 걸리는 메모리 셀이 존재하는 경우도 있다. 이와 같은 메모리 셀은 다른 메모리 셀에 비하여 소거 회수가 증가하게 되어 상술한 바와 같이 게이트 절연막의 막질이 열화되기 쉬워 전하 유지 특성이 저하되기 쉽다.

본 발명을 채택하여 소거 회수를 소정 회수로 제한함으로써, 기록 동작은 아무런 문제가 없어도 소거 동작에만 문제가 있는 비휘발성 메모리를 불량으로 파기하는 일 없이 원 타임 PROM 으로서 구제할 수 있게 된다.

소거 회수를 제한하는 방법으로서는, 제 1 또는 제 2 실시형태의 구성에 소거 회수를 기억하는 수단을 설치하고, 소거 회수가 소정 회수를 넘으면, 소거 금지로 설정함으로써 실현할 수 있다. 또는 본 발명의 비휘발성 메모리에 접속되는 CPU 등에 소거 회수를 기억하는 수단을 설치하여 소정 소거 회수를 넘으면, 본 비휘발성 메모리의 소거 금지 기억소자 (33) 에 기록처리를 실시함으로써 소거 금지 상태로 할 수 있다.

종래의 소거 금지 회로는 외부에서 부여하는 커맨드 등에 의해 소정 레지스터에 소거 금지 또는 소거 허가를 나타내는 플래그를 기억하는 것이었다. 따라서, 소거 금지 상태로 설정한 비휘발성 메모리를 전자기기에 설치한 후에 최종사용자에게 공급하여도 최종사용자가 소정 커맨드를 입력함으로써 용이하게 소거 할 수 있게 되어 새로운 정보를 비휘발성 메모리에 기록할 수 있게 된다.

본원 발명에서는 외부에서 부여하는 커맨드로는 절대 소거할 수 없도록 하였기 때문에, 최종사용자가 부정한 처리를 해도 소거 처리를 실행할 수 없다. 또한, 최종사용자가 오동작 등으로 인해 중요한 기억정보를 잘못 소거 하는 일이 없다.

일반적으로 비휘발성 메모리는 DRAM 이나 SRAM 과는 달리 "L" 이나 "H" 를 자유롭게 기록할 수는 없다. 예컨대, 소거 처리에 의해 전메모리 셀을 "H" 상태로 하여 "L" 로 하고자 하는 메모리 셀만을 선택하여 기록처리르 실행한다. 따라서, 소거 처리를 금지해 둠으로써, "L" 을 기억시킨 메모리 셀을 "H" 로 재기록 할 수 없게 된다. 즉, 최종사용자가 소거 처리를 실행할 수 없으면, 최종사용자가 의도하는 정보를 메모리 셀에 기억시킬 수는 없다. 따라서, 부정한 기록을 방지하기 위해서는 소거를 금지하는 것만으로도 충분하다. 그러나, 오소거 또는 오기록을 방지하기 위해서는 메모리 셀 어레이부로의 기록 금지로 하는 것이 바람직하다. 기록을 금지하기 위해서는 제 1 또는 제 2 실시형태와 동일한 회로를 설치함으로써 기록 금지 설정 회로수를 실현할 수 있다.

그리고, 소거 금지 상태로 설정할 때까지는 자유롭게 소거 처리를 할 수 있도록 하였기 때문에, 비휘발성 메모리의 칩을 패키지에 설치해서 출하 검사하여 테스트용 데이터를 기록하여도 테스트후에 테스트 데이터를 소거 할 수 있다. 따라서, 제조업자는 불량 혼입 비율이 낮아서 신뢰성이 높은 비휘발성 메모리를 사용자에게 제공할 수 있다.

또한, 일차사용자가 비휘발성 메모리에 프로그램을 기록하여 검사하였을 때, 프로그램에 실수가 있어도, 소거 할 수 있기 때문에 수정한 프로그램을 동일 메모리에 기록할 수 있다. 이와 같이 메모리를 파기하지 않고 재이용할 수 있기 때문에 제조 비용이 증가하는 경우가 없다.

이상 설명한 바와 같이 본 실시형태에 의한 비휘발성 메모리의 경우, 한번 데이터 소거 금지의 처리가 실시되어도 재기록 가능한 비휘발성 메모리가 원 타임 PROM 으로 한정되어, 패키지되어 출하된 후에는 최종 사용자측에서 이 원 타임 PROM 을 재기록이 가능한 비휘발성 메모리로 되돌릴 수는 없다. 그러나 제조업자측에서, 본 비휘발성 메모리를 테스트할 때에는 한번 원 타임 PROM 의 처리를 실시한 것을 재기록이 가능한 비휘발성 메모리로 되돌릴 수 있다. 이와 같은 때에는 우선 도 7a 의 PAD (42) 에 "H" 의 전위를 부여한다. 그럼으로써, 신호 (BOTPDIS) 는 "L" 의 값으로 되며, 따라서 도 5 에 있어서 신호 (FTOTP) = "H" 이고 또한 데이터 소거 의 요구가 나온 점에서 신호 (TTERC) = "H" 이기 때문에, 신호 (TTER) = "H" 로 되어 데이터 소거가 가능한 상태로 된다.

또한, 이 신호 (TTER) 에 의해 도 6 에서 소거 금지 설정 회로 (14) 의 소거 전압 스위치 (30) 가 동작되어 소거 금지 기억소자 (33) 의 데이터가 소거되고, 신호 (FTOTP) = "L" 로 되며, 이후 PAD (42) 에서 부여하는 전위를 "L" 혹은 오픈으로 하여도 도 5 에서 신호 (TTER) 의 값은 신호 (TTERC) = "H", 즉 데이터 소거가 허가되어 있는 한, "H" 의 값을 유지하며, 따라서 데이터 소거가 가능한 플래시 메모리로서 사용할 수 있다. 단, 이 PAD (42) 는 패키지가 실시되어 사용자측으로 출하될 때에는 패키지의 핀에는 배선되지 않고 오픈 상태이기 때문에, 최종 사용자측에서 상술한 데이터 소거를 다시 가능하게 하는 처리를 실시할 수는 없으므로, 원 타임 PROM 의 처리가 실시되어 출하된 것은 원 타임 PROM 으로서만 사용할 수 있다.

본 발명의 소거 금지 회로는 메모리 셀 어레이의 전영역에 대하여 소거 금지하도록 하여도 되고, 어드레스 신호와 조합하여 특정 어드레스 영역만 소거 금지로 되도록 하여도 된다.

정리하면, 내부 데이터의 소거를 금지하는 것과, 이 금지 후에 다시 허가하는 것은 모두 제조업자측에서 패키지 전이라면 가능하다. 그러나, 출하후의 일차 또는 최종 사용자측에서는 출하시에 제조업자측에서 내부 데이터의 소거가 금지되어 있으면, 이것을 다시 허가할 수는 없지만, 내부 테이터의 소거가 허가되어 있는 상태에서 출하되어 있다면, 이것을 금지할 수는 있다. 당연히, 일차 사용자측에서 한번 내부 데이터의 기록을 금지한 후에 다시 허가할 수는 없다.

이상, 설명한 바와 같이 본 발명에 의한 비휘발성 메모리에 의하면, 하기의 효과를 얻을 수 있다.

1. 제조후의 출하시 또는 일차사용자측에서 내부 데이터의 소거 및 재기록을 불가능하게 하는 처리를 실시할 수 있기 때문에, IC 카드나 휴대전화기, 슬롯 머신, 게임기 등의 내부에 사용되는 비휘발성 메모리의 내부 데이터를 변경하여 부정하게 사용하는 계획 등을 방지할 수 있다.

2. 전기적으로 재기록이 가능한 플래시 메모리와 1 회 기록이 가능한 원 타임 메모리 중 어느 것으로 출하할지를 선택할 수 있기 때문에, 제조업자는 일차사용자의 요구에 대하여 출하직전까지 대응할 수 있게 된다.

3. 전기적으로 복수회의 기록이 가능한 플래시 메모리로 출하하기 위해서는, 메모리 셀을 테스트한 결과, 소거 에 시간이 걸리거나 혹은 게이트 절연막의 막질이 나빠서 수명이 짧다고 판단되는 제품에 대하여 이것을 원 타임 메모리로서 처리함으로써, 통상의 원 타임 PROM 으로서의 규격은 만족할 수 있으며, 따라서 비휘발성 메모리의 생산율을 향상시킬 수 있다.

Claims

데이터 내용의 소거를 금지하는 소거 금지 회로를 구비한 비휘발성 반도체 기억 장치에 있어서,

상기 소거 금지 회로는 상기 비휘발성 반도체 기억 장치 외부에서 데이터소거 금지의 명령이 한번 부여되면, 이것에 의해 데이터 소거를 고정적으로 금지하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 1 항에 있어서,

상기 소거 금지 회로는 소거를 금지하는 제 1 정보와, 소거를 허가하는 제 2 정보 중 어느 하나를 기억하는 소거 금지 기억부를 갖는 것을 특징으로 하는 반도체 기억 장치.
제 2 항에 있어서,

상기 소거 금지 회로는 소거 금지 기억부에 상기 제 1 정보를 기록하는 설정 소거 회로와, 상기 제 2 정보를 기록하는 설정 기록 회로를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

데이터 내용의 소거를 지시하는 소거 명령을 디코드하여 유지하는 소거 명령 레지스터와,

상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고,

상기 소거 금지 회로는 상기 소거 금지 기억부의 설정상태에 의거하여 상기 소거 명령 레지스터의 출력을 상기 소거 회로로 전달할지의 여부를 제어하는 소거 금지 제어 회로를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

소거 명령을 디코드하여 유지하는 소거 명령 레지스터와,

상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고,

상기 소거 금지 회로는 상기 소거 금지 기억부의 설정상태에 의거하여 상기 소거 명령 레지스터를 리세트할지의 여부를 제어하는 소거 금지 제어 회로를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 3 항에 있어서,

데이터 내용의 소거를 지시하는 소거 명령을 디코드하여 유지하는 소거 명령 레지스터와,

상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고,

상기 소거 금지 회로는 상기 소거 금지 기억부의 설정 상태에 의거하여 상기 소거 명령 레지스터의 출력을 상기 소거 회로로 전달할지의 여부를 제어하는 소거 금지 제어 회로를 갖고, 소거 금지 제어 회로의 출력이 소거 허가시에만 설정 소거 회로를 기동할 수 있도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 3 항에 있어서,

소거 명령을 디코드하여 유지하는 소거 명령 레지스터와,

상기 소거 명령 레지스터의 출력에 의거하여 메모리 셀 어레이부내의 데이터 내용을 소거 하는 소거 회로를 갖고,

상기 소거 금지 회로는 상기 소거 금지 기억부의 설정 상태에 의거하여 상기 소거 명령 레지스터를 리세트할지의 여부를 제어하는 소거 금지 제어 회로를 가지며, 소거 금지 제어 회로의 출력이 소거 허가시에만 설정 소거 회로를 기동할 수 있도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 6 항 또는 제 7 항에 있어서,

상기 소거 금지 회로는 상기 소거 금지 제어 회로의 출력을 강제적으로 소거 허가 상태로 하는 소거 금지 해제 수단을 설치한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 6 항 또는 제 7 항에 있어서,

상기 소거 금지 회로는 상기 소거 금지 기억부에 강제적으로 제 1 정보를 기록하는 소거 금지 초기화 수단을 설치한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 8 항에 있어서,

상기 소거 금지 해제 수단은 웨이퍼 상태에서만 동작할 수 있도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 9 항에 있어서,

상기 소거 금지 초기화 수단은 웨이퍼 상태에서만 동작할 수 있도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억소자에 있어서,

소거 회수를 제한하는 수단을 설치한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 있어서,

소거를 허가 또는 금지하는 상태를 기억하는 기억 수단을 가지며, 소거 허가 상태 또는 소거 금지 상태 중 어느 일측의 상태로 설정할 수 있는 소거 금지 설정 수단과,

소거 금지를 강제적으로 해제하는 소거 금지 해제 수단과,

상기 소거 금지 해제 수단이 해제상태일 때에만 상기 소거 금지 설정 수단의 상기 기억 수단을 소거 허가 상태로 설정할 수 있도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
전기적으로 기록 및 소거가 가능한 비휘발성 반도체 기억 장치에 있어서,

소거를 허가 또는 금지하는 상태를 기억하는 기억 수단을 가지며, 상기 기억 수단에 기억된 정보를 근거로 소거 허가 상태 또는 소거 금지 상태 중 어느 일측의 상태로 설정할 수 있는 소거 금지 설정 수단과,

소거 금지 설정 수단이 소거 금지 상태일 때 기억 수단을 소거 허가 상태로 설정할 수 없도록 하는 소거 제한 수단을 설치한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
웨이퍼상에 비휘발성 메모리 칩을 복수개 형성하는 단계,

각 비휘발성 메모리 칩내의 메모리 셀의 임계값을 검사하는 단계,

데이터 내용의 소거를 금지하는 소거 금지 회로에 설치되는, 소거를 금지하는 제 1 정보와 소거를 허가하는 제 2 정보 중 어느 하나를 기억하는 소거 금지 기억부를 초기화하는 단계,

웨이퍼를 복수의 비휘발성 메모리 칩으로 분할하여 패키지에 봉입하는 단계,

상기 비휘발성 메모리 칩에 소정 프로그램을 기록하는 단계, 및

상기 소거 금지 기억부에 소거 금지의 정보를 기록하는 단계으로 이루어지는 비휘발성 반도체 기억 장치의 제조방법.