JPS63309023A - プログラマブル論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、プログラム可能なセルアレイと、該セルアレ
イにデータを書込むための回路と、咳書込まれたデータ
を読出すための回路を備えたプログラマブル論理回路装
置であって、該データ続出し用回路を通して読出された
データを上述の書込まれたデータと比較する回路を備え
、この比較結果に基づき書込み用データが正常に書込ま
れたか否かを指示する信号を外部に出力することにより
、書込まれたデータ（論理パターン）の保護、すなわち
信頼性の高い機密保持を可能にすると共に、ベリファイ
・チェックの効率化を図るものである。

〔産業上の利用分野〕

本発明は、プログラマブル論理回路装置に関し、より詳
細には、プログラム可能なセルアレイを有し、このセル
アレイに書込まれたデータ（論理パターン）の読出しを
行なって該データが正常に書込まれたか否かをチェック
（ベリファイ・チェッり）する技術に関する。

〔従来の技術、および発明が解決しようとする問題点〕

プログラム可能な論理デバイス（Ｐｒｏｇｒａ＋＋＋＋
＋＋ａｂｌｅＬｏｇｉｃ　Ｄｅｖｉｃｅ；　Ｐ　Ｌ　Ｄ
）　、例えばＰＩ、Ａ　（Ｐｒｏｇｒａ−ｍｍａｂｌｅ
　Ｌｏｇｉｃ　Ａｒｒａｙ）　、Ｐ　Ａ　Ｌ　（Ｐｒｏ
ｇｒａｍｍａｂｌｅＡｒｒａｙ　Ｌｏｇｉｃ）　Ｃ登録
商標名〕等においては、成る論理を実現するための論理
パターンは設計者の財産であり、それ故、その論理パタ
ーンすなわちデータが設計者以外の他人に容易にコピー
されないように、デバイス自体にデータ保護機能（セキ
ュリティ機能）を持たせる必要がある。

このセキュリティ機能を実現するために、従来のＰＬ、
Ｄにおいては不揮発性のメモリ素子、例えばラスト・ヒ
ユーズ（Ｌａｓｔ　Ｆｕｓｅ）を用いた読出し禁止回路
が設けられている。この読出し禁１Ｆ回路は、ラスト・
ヒユーズを外部から大電流を供給することによって溶断
することにより活性化され、それによって、セルアレイ
に書込まれたデータの読出しを不可能にするものである
。その一方で、読出し禁止回路は、該回路内の一部分に
レーザスポット等を当てることにより不活性化され、そ
れによって、セルアレイに書込まれたデータの読出しを
可能にする。このデータの読出しは、デバイスの出荷時
にデータ保護機能を試験する場合、論理パターンの設計
者が書込んだデータを千−、ツタする場合等に行われる
もので、特別の目的がない限り、設計者以外の他人によ
って容易にコピーされないようにする観点から禁止され
ている。

しかしながら、データを書込んだ後で読出し禁止回路の
活性化を行なった場合でも、読出しが可能になることが
あり得る。例えば、セキュリティ機能を実現するための
不揮発性のメモリ素子として消去およびプログラム可能
な読出し専用メモリ（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒ
ｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏ
ｒｙ；ＥＰＲＯＭ）を用いたＰＬＤの場合には、セルに
情報が書込まれている時は論理パターン続出し禁止状態
になり、セルに情報が書込まれていない時は論理パター
ン読出し許可状態になる。しかじながら、ＥＰＲＯＭセ
ル内の絶縁膜の劣化等に起因してセル・リークが生じ、
それによって、読出し禁止状態を解除していないにもか
かわらず等価的に読出し許可状態となっている場合があ
る。このような状態で設計者以外の他人が読出し操作を
行えば、設計者本人が意図していないにもかかわらず、
書込まれている論理パターンは容易に読出されてしまう
。つまり、データの機密保持を図ることができない。

ところで、論理パターンの読出しは、書込み確認（ベリ
ファイ・チェック）やコピーのために行われることが多
い。現在、ＰＬＡへの書込みはソフトウェアの下で行わ
れるので、コピーの場合はそのソフトウェアの下で行え
ばよい。そして、ヘリファイ・チェックについては、セ
ルに書込んだデータと該書込まれたデータが一致するか
どうかを確認、するだけであるので、書込まれたデータ
をチップの外に読出す必要はない。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、書込まれたデータ（論理パターン）の保
護、すなわち信軌性の高い機密保持を可能にすると共に
、ヘリファイ・チェックの効率化を図ることができるプ
ログラマブル論理回路装置を堤供することを目的として
いる。

〔問題点を解決するための手段〕

上述した従来技術における問題点は、セルアレイに書込
んだデータと、書込まれてセルアレイから読出されたデ
ータとが一致するかどうかのｌＩＩ　Ｅ’２をチップの
内部で行わせ、チップの外にはその確認結果のみを出力
させるように構成することにより、解決され得る。

すなわち、本発明によるプログラマブル論理回路装置は
、プログラム可能なセルアレイと、所定レベルのプログ
ラム信号に応答し、データをアドレス指定に基づき選択
された該セルアレイ内のセルに書込むデータ書込み用回
路と、所定レベルの出力イネーブル信号に応答し、該選
択されたセルに書込まれたデータをアドレス指定に基づ
き読出ずデータ読出し用回路と、該データ読出し用回路
を通して読出されたデータを前記書込まれたデータと比
較する回路とを備え、該比較回路における比較結果に基
づき前記データが正常に書込まれたか否かを指示する信
号を外部に出力するようにした、ことを特徴としている
。

〔作　用］ 上述した構成によれば、比較回路において、データ読出
し用回路を通して読出されたデータとセルに書込まれた
データとが比較され、その比較結果、すなわちセルにデ
ータが正常に書込まれたか否かを指示する信号が外部に
出力されるようになっている。つまり、セルに書込まれ
たデータはチップの外には読出されず、単に、ベリファ
イ・チェックの結果のみがチップの外に出力されるよう
になっている。これによって、設計者の財産であるデー
タ（論理パターン）の保護を厳密な意味で実現すること
が可能となる。

また、書込んだデータと、書込まれ、そして続出された
データとが一致するか、あるいは一致しないかを逐一比
較する必要がなく、単に、チップの外に出力された信号
のレベルを見るだけでベリファイ・チェックを行うこと
ができ、その効率化を図ることができる。

〔実施例］ 第１図には本発明の一実施例としてのプログラマブル論
理回路装置の全体的な構成がブロック的に示される。

同図において、１はＰＬＡであって、後述されるように
、所定の論理を実現するためのプログラム可能なセルア
レイ、すなわちＡＮＤアレイおよびＯＲアレイを有して
いる。２はデータ書込み用回路であって、データ入力ハ
ッファ、デコーダ等を有し、データ書込み用のロー・ア
クティブのプログラム信号ＰＧＭと、データが書込まれ
るべきセルを選択するのに用いられるアドレス信号ＡＤ
旧とに応答し、該選択されたセルにデータＤＩを書込む
機能を有している。同様に、３はデータ読出し用回路で
あって、データ出カバソファ、デコーダ等を有し、デー
タ読出し用のロー・アクティブの出力イネーブル信号面
と、謹書体まれたデータを読出すのに用いられるアドレ
ス信号ＡＤＤｏとに応答し、謹書体まれたデータを続出
しデータＤＯとして出力する機能を有している。

４はデータ・ランチ回路を示し、上述のプログラム信号
面に応答し、データ端子Ｄ１〜Ｄ６を通して人力された
データＤＩをラッチしてデータ書込み用回路２に供給す
る。このデータ書込み用回路２に入力されるデータは、
プログラム信号ＰＧＭがＬ”レベルから１ｌＨ１ｌレベ
ルに変化した時にデータ・ランチ回路４においてラッチ
されたデータＤＩである。このデータＤＩは比較回路５
にも供給される。

比較回路５は、データ読出し用回路３から読出されたデ
ータＤｏをデータ・ラッチ回路４からのデータＤＩと比
較し、その比較に基づく結果を出力イネーブル信号面に
応答して端子Ｃに出力する機能を有している。この比較
回路５からの出力信号（ＶＰとする）は、出力イネーブ
ル信号ＯＥが“Ｌ”レベルに変化した時点からＨ”レベ
ルに変化する時点までの間に出力されるものであり、そ
の内容は、データＤＩがセルアレイに正常に書込まれた
か否かを指示している。

従って、第１図に示されるデバイスの構成によれば、デ
ータ端子Ｄ１〜Ｄ８を通して入力したデータがセルアレ
イに正常に書込まれ、しかもそのデータを正常に読出す
ことができるか否かをチェックする（ベリファイ・チェ
’７り）場合に、単に、端子Ｃより出力される信号ｖＰ
が所定のレベルにあるか否かを確認するだけでよい。こ
れは、ベリファイ・チェックの効率化を促進するもので
ある。

しかも、書込まれたデータ自体はチップの外には読出さ
れないので、データの機密保持という観点から極めて有
効である。

第２図には第１図のＰＬＡおよびその周辺回路の一構成
例がブロック的に示される。

第２図の各回路を第１図の各回路と対応付けると、Ｐ　
Ｌ　Ａ　１は、ＡＮＤアレイ２１とＯＲアレイ２２と積
項線バッファ２８とに対応し、データ書込み用回路２は
、デコーダ２４およびデータ人力バッファ２４八、また
はＯＲ書込み用コラムデコーダ２５およびデータ人力バ
ッファ２５Ａに対応し、データ読出し用回路３は、ＡＮ
Ｄ読出し用コラムデコーダ２６およびデータ出カバソフ
ァ２６へ、またはＯＲ読出し用コラムデコーダ２７およ
びデータ出力バッファ２７Ａに対応している。

第２図において、ＡＮＤアレイ２１は、４４本の入力項
線Ｅと１２８本の積項線ＰＡとの交差部にそれぞれ記憶
セルとしてＥＰＲＯＭセル（図示せず）を有し、該入力
項線が選択された時に論理積演算を行うものである。Ｏ
Ｒアレイ２２は、１２８木の積項線ＰＯと６２本の出力
項綿Ａとの交差部にＥＰＲＯＭセルを有し、上述の入力
項線が選択された時に論理和演算を行うものである。

ＡＮＤアレイ２１の入力項線Ｅには入力バッファ２３が
接続されており、該入カバソファは、アドレス人力ＡＤ
Ｄ、に基づいて入力項線Ｅのいずれかを選択するロウデ
コーダとして機能する。さらに入力バッファ２３は、デ
ータ書込み時には該入力項線をデータ書込み用の高い電
圧（Ｖｐｐ；　１２．５Ｖ）に駆動する機能を有してい
る。

ＡＮＤアレイ２１の積項線ＰＡにはデコーダ２４が接続
され、さらに該デコーダにはデータ人力バッファ２４Ａ
が接続され、このデータ人力バッファ２４Ａは、プログ
ラム信号ＰＧＨに応答し、データ・ラッチ回路からの入
力データＤｉのバッファリングを行なってデコーダ２４
に供給する機能を有している。

デコーダ２４は、ＡＮＤアレイ２１とＯＲアレイ２２の
双方に対して適用されるもので、前者に適用される時は
アドレス人力ＡＤＤ７に基づき、後者に適用される時は
アドレス人力ＡＤＤ　３に基づいて、積項線ＰＡのいず
れかを選択する機能を有している。

ＯＲアレイ２２の出力項線Ａにはデコーダ２５が接続さ
れ、さらに該デコーダにはデータ人力バッファ２５Ａが
接続され、このデータ入力バッファ２５Ａは、プログラ
ム信号ＰＧＨに応答し、データ・ランチ回路からの入力
データ旧のバッファリングを行なってデコーダ２５に供
給する機能を有している。

デコーダ２５は、ＯＲアレイ２２へのデータ書込み時に
アドレス人力ＡＤＤ４に基づいて出力項線Ａのいずれか
を選択する機能を有している。

ＯＲアレイ２２の積項線ＰＯにはデコーダ２６が接続さ
れ、さらに該デコーダにはデータ出カバ゛ツファ２６Ａ
が接続され、このデータ出カバソファ２６八は、出力イ
ネーブル信号０１Ｅに応答し、デコーダ２６から出力さ
れたデータのバッファリングを行なった後で読出しデー
タＤＯとして比較回路に供給する機能を有している。デ
コーダ２６は、ＡＮＤアレイ２Ｉからのデータ読出し時
にアドレス人力ＡＤＤ５に基づいて積項線ｐｏのいずれ
かを選択する機能を有している。

ＯＲアレイ２２の出力項ｖＡＡには、該出力項線上のデ
ータをセンスするために該出ツノ項線のそれぞれに対応
して設けられた複数のセンス増幅器からなるセンス増幅
回路（Ｓ／Ａ）２９が接続され、さらにｉｓ／Ａにはデ
コーダ２７が接続されている。

このデコーダ２７にはデータ出カバソファ２７八が接続
され、このデータ出力バッファ２７Ａは、出力イネーブ
ル信号ＯＥに応答し、デコーダ２７から出力されたデー
タのバッファリングを行なった後で読出しデータＤＯと
して比較回路に供給する機能を有している。デコーダ２
７は、アドレス人力ＡＤＤ６に基づいて出力項線Ａのい
ずれかを選択する機能を有している。

最後に、２８は積項線バッファであって、ＡＮＤアレイ
２１の積項線ＰＡとＯＲアレイ２２の積項線ＰＯの間に
接続されている。このバッファ２８は、■ＰＬＡとして
の通常動作の場谷、およびＡＮＤアレイにデータをプロ
グラムしてそれを読出す場合にはＡＮＤアレイ２１の積
項ＩＰＡ上のデータをセンスすると共に、ＯＲアレイ２
２の対応する積項′５ａｐｏを駆動するセンスアンプお
よびドライバとして機能し、■ＯＲアレイ２２にデータ
をプログラムしてそれを読出す場合にはＯＲアレイ２２
の積項線ＰＯを駆動するドライバとして機能する。

第３図には第１図の比較回路の一構成例が示される。同
図に示される比較回路は、データ・ラッチ回路４からの
データ０１とデータ読出し用回路３からの読出しデータ
ＤＯとの排他的論理和を演算するゲート（８個の排他的
論理和ゲート５１〜５８）と、該ゲートの各出力信号の
論理和を演算するオアゲート５９と、該オアゲートの出
力信号を出力イネーブル信号ＯＥが“し”レベルの時に
通過させるトライステートバッファ５０とから構成され
ている。

この構成によれば、データＤＩと読出しデータＤＯとが
すべてのビットにおいて一致した時は、各排他的論理和
ゲート５１〜５８の出力はＬ”レベルとなるので、それ
故、オアゲート５９およびバッファ５０を介して、出力
ｖＰは１Ｌ“レベルの信号となる。逆に、いずれか１ビ
ツトでも両者のデータに不一致が生じた場合には、当該
排他的論理和ゲートの出力は“Ｈ”レベルとなり、出力
ｖＰは“ＩＩ”レベルの信号となる。

従って、端子Ｃに“Ｌ”レベルの信号ｖＰが現れた時は
、ベリファイ・チェックの結果が「良」であるものと判
定し、逆に、端子Ｃに″Ｈ″レベルの信号ｖＰが現れた
時は、ベリファイ・チェックの結果が「不良」であるも
のと判定することができる。

−例として、第１図装置における各信号の動作タイミン
グを第４図（ａ）〜（ｄ）に示す。同図において、Ｈ−
１はハイ・インピーダンス状態（信号が“１”でもなく
、“０”でもない状態）を表わしている。

従来のベリファイ・チェックは、セルアレイに書込んだ
データをデータ出力端子を通してチップの外に読出すこ
とにより、行われていた。従って、データ読出し禁止回
路を活性化した後で、何らかの原因によりデータの読出
しが可能な状態になっている場合には、設計者以外の他
人によって、チップの外から出力イネーブル信号を印加
して適当にアドレス指定を行うことにより、本来保護さ
れるべきデータが容易に読出される。これは、セギユリ
ティ機能という観点から好ましくない。

しかしながら、上述した本実施例の構成によれば、書込
まれたデータがチップの外に読出されることはなく、単
に、その書込まれたデータが正常に続出されるか否かを
指示する信号のみがチップの外に出力されるので、厳密
な意味でのデータ保護を実現することができる。

〔発明の効果〕

以上説明したように本発明のプログラマブル論理回路装
置によれば、書込まれたデータ（論理パターン）の保護
、すなわち信顛性の高い機密保持が可能となり、同時に
、ベリファイ・チェックの効率化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのプログラマブル論理
回路装置の全体的な構成を示すブロック図、 第２図は第１図のＰＬＡおよびその周辺回路の一構成例
を示すブロック図、 第３図は第１図の比較回路の一構成例を示す回路図、 第４図（ａ）〜（ｄ）は第１図装置の動作タイミング図
、 である。 （符号の説明） １・・・ＰＬＡ。 ２・・・データ書込み用回路、 ３・・・データ読出し用回路、 ４・・・データ・ラッチ回路、 ５・・・比較回路、 ＡＤＤｉ、ＡＤＤｏ　・・・アドレス信号、ＤＩ・・・
書込み用データ、 ＤＯ・・・読出しデータ、 ＯＥ・・・出力イネーブル信号、 Ｆｄ治・・・プログラム信号、 ｖｐ・・・比較結果信号。

Claims (1)

1. 【特許請求の範囲】 　プログラム可能なセルアレイ（１）と、 所定レベルのプログラム信号（＠ＰＧＭ＠）に応答し、
   データ（ＤＩ）をアドレス（ＡＤＤｉ）指定に基づき選
   択された該セルアレイ内のセルに書込むデータ書込み用
   回路（２）と、 所定レベルの出力イネーブル信号（＠ＯＥ＠）に応答し
   、該選択されたセルに書込まれたデータをアドレス（Ａ
   ＤＤｏ）指定に基づき読出すデータ読出し用回路（３）
   と、 該データ読出し用回路を通して読出されたデータ（ＤＯ
   ）を前記書込まれたデータ（ＤＩ）と比較する回路（５
   ）とを備え、 該比較回路における比較結果に基づき前記データが正常
   に書込まれたか否かを指示する信号（ＶＰ）を外部に出
   力するようにした、プログラマブル論理回路装置。