JPH0683727A - 入出力装置 - Google Patents
入出力装置Info
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- JPH0683727A JPH0683727A JP4236730A JP23673092A JPH0683727A JP H0683727 A JPH0683727 A JP H0683727A JP 4236730 A JP4236730 A JP 4236730A JP 23673092 A JP23673092 A JP 23673092A JP H0683727 A JPH0683727 A JP H0683727A
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- Japan
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- input
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- pseudo
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Abstract
(57)【要約】
【目的】 チャネル装置が入出力インタフェース上での
障害に対して，正常に動作することの試験を容易に可能
とする入出力動作に関する障害を擬似的に発生させる入
出力装置を提供する。 【構成】 入出力装置２０の状態を記憶する状態記憶回
路１と擬障を発生するタイミングを記憶する擬障タイミ
ング記憶回路２の内容が一致したときに擬障発生回路３
が入出力インタフェース上の擬障を発生する。発生する
擬障種別は擬障種別記憶回路５の内容によって決定さ
れ，インタグ擬障を示していれば，インタグ状態を記憶
する擬障インタグ記憶回路６の内容を出力する障害を発
生し，バスデータ擬障を示していればバス上に送出する
データを記憶する擬障バスデータ記憶回路７の内容を出
力する障害を発生する。
障害に対して，正常に動作することの試験を容易に可能
とする入出力動作に関する障害を擬似的に発生させる入
出力装置を提供する。 【構成】 入出力装置２０の状態を記憶する状態記憶回
路１と擬障を発生するタイミングを記憶する擬障タイミ
ング記憶回路２の内容が一致したときに擬障発生回路３
が入出力インタフェース上の擬障を発生する。発生する
擬障種別は擬障種別記憶回路５の内容によって決定さ
れ，インタグ擬障を示していれば，インタグ状態を記憶
する擬障インタグ記憶回路６の内容を出力する障害を発
生し，バスデータ擬障を示していればバス上に送出する
データを記憶する擬障バスデータ記憶回路７の内容を出
力する障害を発生する。
Description
【０００１】
【産業上の利用分野】本発明は，チャネル装置に接続さ
れ，入出力動作に関する障害を擬似的に発生させる入出
力装置に関する。
れ，入出力動作に関する障害を擬似的に発生させる入出
力装置に関する。
【０００２】
【従来の技術】電子計算機システムにおいては，一般に
チャネル装置と入出力装置との間で，入出力装置の制御
及び入出力装置とのデータの送受を行うために，入出力
インタフェースが用意されている。
チャネル装置と入出力装置との間で，入出力装置の制御
及び入出力装置とのデータの送受を行うために，入出力
インタフェースが用意されている。
【０００３】入出力インタフェースの一例に関しては，
ＩＢＭ社発行の『IBM System/360 and System/370 I/O
Interface Channel to Control Unit Original Equipme
nt Manufacture=s Information』に詳述されている。
ＩＢＭ社発行の『IBM System/360 and System/370 I/O
Interface Channel to Control Unit Original Equipme
nt Manufacture=s Information』に詳述されている。
【０００４】また，入出力インタフェース上では，チャ
ネル装置から入出力装置に対して１バイトの入出力コマ
ンド（入出力命令）を送ることにより，入出力装置に対
する動作指示を与える。入出力コマンドの一例を図８に
示す。
ネル装置から入出力装置に対して１バイトの入出力コマ
ンド（入出力命令）を送ることにより，入出力装置に対
する動作指示を与える。入出力コマンドの一例を図８に
示す。
【０００５】一般に，電子計算機システムは，工場で組
み立てられ，正常に動作することの試験を行ってからユ
ーザー先に出荷される。この場合の正常に動作すること
の試験には，障害（異常）を検出した場合に，（異常）
に対して適切な処置をする動作も含まれるが，これはチ
ャネル装置におけるインタフェース上での障害（異常）
に対する動作の正常性試験においても同様である。
み立てられ，正常に動作することの試験を行ってからユ
ーザー先に出荷される。この場合の正常に動作すること
の試験には，障害（異常）を検出した場合に，（異常）
に対して適切な処置をする動作も含まれるが，これはチ
ャネル装置におけるインタフェース上での障害（異常）
に対する動作の正常性試験においても同様である。
【０００６】従来，この様な場合の試験には，チャネル
装置と通常の入出力装置が正常に動作している時に，イ
ンタフェース上の信号を機械的なスイッチなどで強制的
に“０”または“１”にして正常動作の妨害をすること
によって行っていた。
装置と通常の入出力装置が正常に動作している時に，イ
ンタフェース上の信号を機械的なスイッチなどで強制的
に“０”または“１”にして正常動作の妨害をすること
によって行っていた。
【０００７】
【発明が解決しようとする課題】入出力インタフェース
上での障害（異常）種別に対して正常に動作することを
試験するためには，試験の度に，同一の障害を再現させ
ることが必要となる。しかしながら，スイッチによる試
験方法では，同一の障害の再現を偶然に頼っているた
め，多大な労力（人手）と時間がかかり，現実には不可
能であった。
上での障害（異常）種別に対して正常に動作することを
試験するためには，試験の度に，同一の障害を再現させ
ることが必要となる。しかしながら，スイッチによる試
験方法では，同一の障害の再現を偶然に頼っているた
め，多大な労力（人手）と時間がかかり，現実には不可
能であった。
【０００８】そこで，本発明の技術的課題は，上記の同
一の障害を容易に再現させることが出来，このため無駄
な労力（人手）と時間を費やす事なく，チャネル装置が
入出力インタフェース上での様々な障害（異常）に対し
て正常に動作試験をすることを容易にできる入出力装置
を提供することにある。
一の障害を容易に再現させることが出来，このため無駄
な労力（人手）と時間を費やす事なく，チャネル装置が
入出力インタフェース上での様々な障害（異常）に対し
て正常に動作試験をすることを容易にできる入出力装置
を提供することにある。
【０００９】
【課題を解決するための手段】本発明の入出力装置は，
チャネル装置に接続され，入出力動作に関する障害を擬
似的に発生させる入出力装置において，前記入出力装置
内部の状態を管理記憶する状態記憶回路と，前記擬似的
障害を発生させるタイミングを記憶する擬障タイミング
記憶回路と，前記擬似的障害発生時のインタグを記憶す
る擬障インタグ記憶回路と，前記状態記憶回路と前記擬
障タイミング記憶回路との内容が一致した場合に前記擬
障インタグ記憶回路の内容を入出力インタフェース上に
出力する擬障発生回路とを含んで構成されることを特徴
とする。
チャネル装置に接続され，入出力動作に関する障害を擬
似的に発生させる入出力装置において，前記入出力装置
内部の状態を管理記憶する状態記憶回路と，前記擬似的
障害を発生させるタイミングを記憶する擬障タイミング
記憶回路と，前記擬似的障害発生時のインタグを記憶す
る擬障インタグ記憶回路と，前記状態記憶回路と前記擬
障タイミング記憶回路との内容が一致した場合に前記擬
障インタグ記憶回路の内容を入出力インタフェース上に
出力する擬障発生回路とを含んで構成されることを特徴
とする。
【００１０】また，本発明の入出力装置は，チャネル装
置に接続され，入出力動作に関する障害を擬似的に発生
させる入出力装置において，前記入出力装置内部の状態
を管理記憶する状態記憶回路と，前記擬似的障害を発生
させるタイミングを記憶する擬障タイミング記憶回路
と，前記擬似的障害発生時のバスデータを記憶する擬障
バスデータ記憶回路と，前記状態記憶回路と前記擬障タ
イミング記憶回路との内容が一致した場合に前記擬障バ
スデータ記憶回路の内容を入出力インタフェース上に出
力する擬障発生回路とを含んで構成されることを特徴と
する。
置に接続され，入出力動作に関する障害を擬似的に発生
させる入出力装置において，前記入出力装置内部の状態
を管理記憶する状態記憶回路と，前記擬似的障害を発生
させるタイミングを記憶する擬障タイミング記憶回路
と，前記擬似的障害発生時のバスデータを記憶する擬障
バスデータ記憶回路と，前記状態記憶回路と前記擬障タ
イミング記憶回路との内容が一致した場合に前記擬障バ
スデータ記憶回路の内容を入出力インタフェース上に出
力する擬障発生回路とを含んで構成されることを特徴と
する。
【００１１】
【作用】本発明の入出力装置において，状態記憶回路
は，前記入出力装置内部の状態を管理記憶する。擬障タ
イミング記憶回路は，擬似的障害を発生させるタイミン
グを記憶する。擬障インタグ記憶回路は，この擬似的障
害が発生した時のインタグを記憶する。擬障発生回路
は，前記状態記憶回路と前記擬障タイミング記憶回路と
の内容が一致した場合に前記擬障インタグ記憶回路の内
容を入出力インタフェース上に出力する。チャネル装置
において，この出力に基づき，障害種別に対応した処理
が行われる。
は，前記入出力装置内部の状態を管理記憶する。擬障タ
イミング記憶回路は，擬似的障害を発生させるタイミン
グを記憶する。擬障インタグ記憶回路は，この擬似的障
害が発生した時のインタグを記憶する。擬障発生回路
は，前記状態記憶回路と前記擬障タイミング記憶回路と
の内容が一致した場合に前記擬障インタグ記憶回路の内
容を入出力インタフェース上に出力する。チャネル装置
において，この出力に基づき，障害種別に対応した処理
が行われる。
【００１２】また，本発明の入力装置において，状態記
憶回路はこの入出力装置内部の状態を管理記憶する。擬
障タイミング記憶回路は，擬似的障害を発生させるタイ
ミンデータを記憶する。擬障発生回路は，前記状態記憶
回路と前記擬障タイミング記憶回路との内容が一致した
場合に前記擬障バスデータ記憶回路の内容を入出力イン
タフェース上に出力する。チャネル装置において，この
出力に基づき，障害種別に対応した処理が行われる。
憶回路はこの入出力装置内部の状態を管理記憶する。擬
障タイミング記憶回路は，擬似的障害を発生させるタイ
ミンデータを記憶する。擬障発生回路は，前記状態記憶
回路と前記擬障タイミング記憶回路との内容が一致した
場合に前記擬障バスデータ記憶回路の内容を入出力イン
タフェース上に出力する。チャネル装置において，この
出力に基づき，障害種別に対応した処理が行われる。
【００１３】
【実施例】次に，本発明の実施例を，図面を参照して説
明する。
明する。
【００１４】図１は，本発明の一実施例による入出力装
置の構成を示すブロック図である。図１に於て，入出力
装置２０は，状態記憶回路１と，擬障タイミング記憶回
路２と，擬障発生回路３と，入出力コマンド解析制御回
路４と，擬障種別記憶回路５と，擬障インタグ記憶回路
６と，擬障バスデータ記憶回路７とを備えている。状態
記憶回路１は，４ビットで入出力装置２０の状態を記憶
する。擬障タイミング記憶回路２は２ビットで，疑似的
障害（以下，単に擬障と呼ぶ）を発生するタイミングを
記憶する。擬障発生回路３は，状態記憶回路１と擬障タ
イミング記憶回路２の内容が一致したときに入出力イン
タフェース上の擬障を発生する。
置の構成を示すブロック図である。図１に於て，入出力
装置２０は，状態記憶回路１と，擬障タイミング記憶回
路２と，擬障発生回路３と，入出力コマンド解析制御回
路４と，擬障種別記憶回路５と，擬障インタグ記憶回路
６と，擬障バスデータ記憶回路７とを備えている。状態
記憶回路１は，４ビットで入出力装置２０の状態を記憶
する。擬障タイミング記憶回路２は２ビットで，疑似的
障害（以下，単に擬障と呼ぶ）を発生するタイミングを
記憶する。擬障発生回路３は，状態記憶回路１と擬障タ
イミング記憶回路２の内容が一致したときに入出力イン
タフェース上の擬障を発生する。
【００１５】入出力コマンド解析制御回路４はチャネル
装置１０から送られる入出力コマンドを解析し擬障タイ
ミング記憶回路２，擬障種別記憶回路５，擬障インタグ
記憶回路６および擬障バスデータ記憶回路７にチャネル
装置１０から送られるデータを書き込む制御をする。擬
障種別記憶回路５は，２ビットで擬障発生回路３が発生
する擬障種別を記憶する。擬障インタグ記憶回路６は，
４ビットで擬障発生回路３がインタグ擬障を発生する時
のインタグ状態を記憶する。擬障バスデータ記憶回路７
は８ビットで，擬障発生回路３がバスデータ擬障を発生
する時のバス上に送出するデータを記憶する。
装置１０から送られる入出力コマンドを解析し擬障タイ
ミング記憶回路２，擬障種別記憶回路５，擬障インタグ
記憶回路６および擬障バスデータ記憶回路７にチャネル
装置１０から送られるデータを書き込む制御をする。擬
障種別記憶回路５は，２ビットで擬障発生回路３が発生
する擬障種別を記憶する。擬障インタグ記憶回路６は，
４ビットで擬障発生回路３がインタグ擬障を発生する時
のインタグ状態を記憶する。擬障バスデータ記憶回路７
は８ビットで，擬障発生回路３がバスデータ擬障を発生
する時のバス上に送出するデータを記憶する。
【００１６】図２は図１の入出力装置２０に定義されて
いる入出力コマンドである。図８で示される従来の入出
力コマンドと異なるのは，入出力コマンドとして擬障タ
イミングライトコマンド（コード＝０Ｆ），擬障種別ラ
イトコマンド（コード＝１Ｆ），擬障インタグライトコ
マンド（コード＝２Ｆ）擬障バスデータライトコマンド
（コード＝３Ｆ）が追加されている点である。
いる入出力コマンドである。図８で示される従来の入出
力コマンドと異なるのは，入出力コマンドとして擬障タ
イミングライトコマンド（コード＝０Ｆ），擬障種別ラ
イトコマンド（コード＝１Ｆ），擬障インタグライトコ
マンド（コード＝２Ｆ）擬障バスデータライトコマンド
（コード＝３Ｆ）が追加されている点である。
【００１７】また，図３は，入出力コマンド解析制御回
路４の動作を示すフローチャート図，図４は，入出力イ
ンタフェースの動作シーケンス及び動作シーケンスと入
出力制御装置２０内の状態記憶回路１の内容との対応を
示す図である。この図では，Ｒｅａｄコマンドを実行し
ている。
路４の動作を示すフローチャート図，図４は，入出力イ
ンタフェースの動作シーケンス及び動作シーケンスと入
出力制御装置２０内の状態記憶回路１の内容との対応を
示す図である。この図では，Ｒｅａｄコマンドを実行し
ている。
【００１８】図５は，状態記憶回路１と擬障タイミング
記憶回路２の内容を示す図で，ＩＤＬ，ＩＮＩ，ＴＲ
Ｎ，ＲＰＯは，それぞれ，図４中のＩＤＬ，ＩＮＩ，Ｔ
ＲＮ，ＲＰＯに対応する。
記憶回路２の内容を示す図で，ＩＤＬ，ＩＮＩ，ＴＲ
Ｎ，ＲＰＯは，それぞれ，図４中のＩＤＬ，ＩＮＩ，Ｔ
ＲＮ，ＲＰＯに対応する。
【００１９】図６は，擬障種別記憶回路５の内容を示す
図で，インタグ擬障，バスデータ擬障の２種類の擬障が
ある。インタグ擬障はチャネル装置１０からのＯＵＴ−
ＴＡＧに対する応答としてのＩＮ−ＴＡＧにインタグ記
憶回路の内容を出力する障害を発生する。バスデータ擬
障は入出力装置２０から送るデータとしてバスデータ記
憶回路の内容を出力する障害を発生する。
図で，インタグ擬障，バスデータ擬障の２種類の擬障が
ある。インタグ擬障はチャネル装置１０からのＯＵＴ−
ＴＡＧに対する応答としてのＩＮ−ＴＡＧにインタグ記
憶回路の内容を出力する障害を発生する。バスデータ擬
障は入出力装置２０から送るデータとしてバスデータ記
憶回路の内容を出力する障害を発生する。
【００２０】図７は，擬障インタグ記憶回路６の内容を
示す図で，“Ｏｐｅｒａｔｉｏｎａｌ Ｉｎ”，“Ａｄ
ｄｒｅｓｓ Ｉｎ”，“Ｓｔａｔｕｓ Ｉｎ”および
“Ｓｅｒｖｉｃｅ Ｉｎ”の，４つのＩＮ−ＴＡＧが設
定可能になっている。
示す図で，“Ｏｐｅｒａｔｉｏｎａｌ Ｉｎ”，“Ａｄ
ｄｒｅｓｓ Ｉｎ”，“Ｓｔａｔｕｓ Ｉｎ”および
“Ｓｅｒｖｉｃｅ Ｉｎ”の，４つのＩＮ−ＴＡＧが設
定可能になっている。
【００２１】次に本発明の実施例における入出力装置２
０の動作について図面１図乃至７図を参照して説明す
る。
０の動作について図面１図乃至７図を参照して説明す
る。
【００２２】チャネル装置１０から図２で示すような入
出力コマンドが送られると擬障発生回路３を通して入出
力コマンド解析制御回路４に送られる。図３で示すよう
に，入出力コマンド解析制御回路４は，入出力コマンド
を解析し通常のコマンド（Ｓｅｎｓｅ，Ｗｒｉｔｅ，Ｒ
ｅａｄ，Ｎｏ−ｏｐｅｒａｔｉｏｎ）であるならば，そ
の処理を，擬障タイミングライトコマンドであるなら
ば，その後にチャネル装置１０から送られるデータを擬
障タイミング記憶回路２にライトし，擬障種別ライトコ
マンドであるならば，送られてくるデータを擬障種別記
憶回路５にライトし，擬障インタグライトコマンドであ
るならば，送られてくるデータを擬障インタグ記憶回路
６にライトし，擬障バスデータライトコマンドであるな
らば，送られてくるデータを擬障バスデータ記憶回路７
にライトする。これら通常の動作，擬障タイミング記憶
回路２へのライト，擬障種別記憶回路５へのライト，擬
障インタグ記憶回路６へのライトおよび，擬障バスデー
タ記憶回路７へのライトは，入出力インタフェースの動
作シーケンスによって行われる。
出力コマンドが送られると擬障発生回路３を通して入出
力コマンド解析制御回路４に送られる。図３で示すよう
に，入出力コマンド解析制御回路４は，入出力コマンド
を解析し通常のコマンド（Ｓｅｎｓｅ，Ｗｒｉｔｅ，Ｒ
ｅａｄ，Ｎｏ−ｏｐｅｒａｔｉｏｎ）であるならば，そ
の処理を，擬障タイミングライトコマンドであるなら
ば，その後にチャネル装置１０から送られるデータを擬
障タイミング記憶回路２にライトし，擬障種別ライトコ
マンドであるならば，送られてくるデータを擬障種別記
憶回路５にライトし，擬障インタグライトコマンドであ
るならば，送られてくるデータを擬障インタグ記憶回路
６にライトし，擬障バスデータライトコマンドであるな
らば，送られてくるデータを擬障バスデータ記憶回路７
にライトする。これら通常の動作，擬障タイミング記憶
回路２へのライト，擬障種別記憶回路５へのライト，擬
障インタグ記憶回路６へのライトおよび，擬障バスデー
タ記憶回路７へのライトは，入出力インタフェースの動
作シーケンスによって行われる。
【００２３】ここで，Ｒｅａｄコマンドが実行されたと
すると図４の動作シーケンスになる。状態記憶回路１の
内容は，図４で示すように，ＩＤＬ（１０００）→ＩＮ
Ｉ（０１００）→ＴＲＮ（００１０）→ＲＰＯ（０００
１）→ＩＤＬ（１０００）と変化する。この時，擬障タ
イミング記憶回路２の内容がＲＰＯ（０００１）を示し
ていれば，動作シーケンスが，ＩＤＬ→ＩＮＩ→ＴＲＮ
→ＲＰＯと進んだところで，図５で示すように状態記憶
回路１の内容（ＲＰＯ：０００１）と擬障タイミング記
憶回路２の内容（ＲＰＯ：０００１）が一致する。内容
の一致は擬障発生回路３で検出され，擬障種別記憶回路
５の内容に示された擬障が発生される。擬障種別記憶回
路５の内容が図６で示すように，インタグ擬障（１０）
で，図７で示す擬障インタグ記憶回路６の内容が（１１
００）ならば，図４のＳｔａｔｕｓ Ｉｎ信号がセット
されず，Ａｄｄｒｅｓｓ Ｉｎ信号がセットされる。擬
障種別記憶回路５の内容が，バスデータ擬障（０１）な
らば，図４のＢｕｓ Ｉｎ信号上に乗せられるステータ
スは，本来送ろうとするステータスではなく，擬障バス
データ記憶回路７の内容がそのまま出力される。
すると図４の動作シーケンスになる。状態記憶回路１の
内容は，図４で示すように，ＩＤＬ（１０００）→ＩＮ
Ｉ（０１００）→ＴＲＮ（００１０）→ＲＰＯ（０００
１）→ＩＤＬ（１０００）と変化する。この時，擬障タ
イミング記憶回路２の内容がＲＰＯ（０００１）を示し
ていれば，動作シーケンスが，ＩＤＬ→ＩＮＩ→ＴＲＮ
→ＲＰＯと進んだところで，図５で示すように状態記憶
回路１の内容（ＲＰＯ：０００１）と擬障タイミング記
憶回路２の内容（ＲＰＯ：０００１）が一致する。内容
の一致は擬障発生回路３で検出され，擬障種別記憶回路
５の内容に示された擬障が発生される。擬障種別記憶回
路５の内容が図６で示すように，インタグ擬障（１０）
で，図７で示す擬障インタグ記憶回路６の内容が（１１
００）ならば，図４のＳｔａｔｕｓ Ｉｎ信号がセット
されず，Ａｄｄｒｅｓｓ Ｉｎ信号がセットされる。擬
障種別記憶回路５の内容が，バスデータ擬障（０１）な
らば，図４のＢｕｓ Ｉｎ信号上に乗せられるステータ
スは，本来送ろうとするステータスではなく，擬障バス
データ記憶回路７の内容がそのまま出力される。
【００２４】これらの障害は，チャネル装置１０で検出
され，チャネル装置１０では，障害種別に対応した処理
が行われる。
され，チャネル装置１０では，障害種別に対応した処理
が行われる。
【００２５】この実施例では，状態記憶回路１および，
擬障タイミング記憶回路２の状態は４種類である。これ
らの種類は，必要に応じて増やすこともできる。
擬障タイミング記憶回路２の状態は４種類である。これ
らの種類は，必要に応じて増やすこともできる。
【００２６】
【発明の効果】以上説明したように本発明の入出力装置
は，同一の障害を容易に再現させることが出来，このた
め無駄な労力（人手）と時間を費やす事なく，チャネル
装置が入出力インタフェース上での様々な障害（異常）
に対して正常に動作する試験をすることが容易に可能と
なる。
は，同一の障害を容易に再現させることが出来，このた
め無駄な労力（人手）と時間を費やす事なく，チャネル
装置が入出力インタフェース上での様々な障害（異常）
に対して正常に動作する試験をすることが容易に可能と
なる。
【図１】本発明の一実施例である入出力装置の構成を示
すブロック図である。
すブロック図である。
【図２】図１の入出力装置２０の入出力コマンドを示す
図である。
図である。
【図３】図１の入出力装置２０が動作状態に入った後に
チャネル装置１０からコマンドが送られてきた場合の入
出力コマンド解析制御回路４の制御の流れを示すフロー
チャート図である。
チャネル装置１０からコマンドが送られてきた場合の入
出力コマンド解析制御回路４の制御の流れを示すフロー
チャート図である。
【図４】図１の入出力インタフェースの動作シーケンス
及び動作シーケンスと入出力制御装置２０内の状態記憶
回路１の内容との対応を示す図である。
及び動作シーケンスと入出力制御装置２０内の状態記憶
回路１の内容との対応を示す図である。
【図５】図１の状態記憶回路１と擬障タイミング記憶回
路２の内容を示す図である。
路２の内容を示す図である。
【図６】図１の擬障種別記憶回路５の内容を示す図であ
る。
る。
【図７】図１の擬障インタグ記憶回路６の内容を示す図
である。
である。
【図８】従来の入出力装置の入出力コマンドの一例を示
す図である。
す図である。
１ 状態記憶回路 ２ 擬障タイミング記憶回路 ３ 擬障発生回路 ４ 入出力コマンド解析制御回路 ５ 擬障種別記憶回路 ６ 擬障インタグ記憶回路 ７ 擬障バスデータ記憶回路 １０ チャネル装置 ２０ 入出力装置
Claims (2)
- 【請求項１】 チャネル装置に接続され，入出力動作に
関する障害を擬似的に発生させる入出力装置において，
前記入出力装置内部の状態を管理記憶する状態記憶回路
と，前記擬似的障害を発生させるタイミングを記憶する
擬障タイミング記憶回路と，前記擬似的障害発生時のイ
ンタグを記憶する擬障インタグ記憶回路と，前記状態記
憶回路と前記擬障タイミング記憶回路との内容が一致し
た場合に前記擬障インタグ記憶回路の内容を入出力イン
タフェース上に出力する擬障発生回路とを含んで構成さ
れることを特徴とする入出力装置。 - 【請求項２】 チャネル装置に接続され，入出力動作に
関する障害を擬似的に発生させる入出力装置において，
前記入出力装置内部の状態を管理記憶する状態記憶回路
と，前記擬似的障害を発生させるタイミングを記憶する
擬障タイミング記憶回路と，前記擬似的障害発生時のバ
スデータを記憶する擬障バスデータ記憶回路と，前記状
態記憶回路と前記擬障タイミング記憶回路との内容が一
致した場合に前記擬障バスデータ記憶回路の内容を入出
力インタフェース上に出力する擬障発生回路とを含んで
構成されることを特徴とする入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23673092A JP3348251B2 (ja) | 1992-09-04 | 1992-09-04 | 入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23673092A JP3348251B2 (ja) | 1992-09-04 | 1992-09-04 | 入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683727A true JPH0683727A (ja) | 1994-03-25 |
| JP3348251B2 JP3348251B2 (ja) | 2002-11-20 |
Family
ID=17004940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23673092A Expired - Fee Related JP3348251B2 (ja) | 1992-09-04 | 1992-09-04 | 入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348251B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044420A (ja) * | 2001-07-27 | 2003-02-14 | Fujitsu Ltd | デバイスドライバ装置 |
| JP2006273112A (ja) * | 2005-03-29 | 2006-10-12 | Nissan Motor Co Ltd | 電子制御装置、故障診断テスタ、車両診断装置およびその方法 |
-
1992
- 1992-09-04 JP JP23673092A patent/JP3348251B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044420A (ja) * | 2001-07-27 | 2003-02-14 | Fujitsu Ltd | デバイスドライバ装置 |
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