JPS5967473A - ロジツク回路のアナライズ方法 - Google Patents
ロジツク回路のアナライズ方法Info
- Publication number
- JPS5967473A JPS5967473A JP57177311A JP17731182A JPS5967473A JP S5967473 A JPS5967473 A JP S5967473A JP 57177311 A JP57177311 A JP 57177311A JP 17731182 A JP17731182 A JP 17731182A JP S5967473 A JPS5967473 A JP S5967473A
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- JP
- Japan
- Prior art keywords
- bus
- bus line
- data
- logic circuit
- analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的）
本発明は、コンビ。−ター等ロジ、り回路におけるイン
ターフ−イス・バス・ライン特にＧＰ−Ｉ Ｂ （Ｇｅ
ｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｔｅｒｆａｃｅ Ｂ
ｕｓ）の動作異状、プログラムのテバ、グ、バス・ライ
ンのモニターを効率よく行う方法に関するものである。
ターフ−イス・バス・ライン特にＧＰ−Ｉ Ｂ （Ｇｅ
ｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｔｅｒｆａｃｅ Ｂ
ｕｓ）の動作異状、プログラムのテバ、グ、バス・ライ
ンのモニターを効率よく行う方法に関するものである。
ＧＰ−ＩＢを用いたシステムが正常に動作しない場合の
最良の解決策は、ラインに接続された各機器がバスにど
のような信号を送り出しているかを調査し、どのような
信号を送れは動作するかを確認することにあり、そのた
めにロジ、り・アナライザと呼ばれる機器が考案されて
いる。
最良の解決策は、ラインに接続された各機器がバスにど
のような信号を送り出しているかを調査し、どのような
信号を送れは動作するかを確認することにあり、そのた
めにロジ、り・アナライザと呼ばれる機器が考案されて
いる。
従来ば、これらの機器は実時間性を重視したアナライズ
方法をとっており、動作について従来例を第１図に示し
説明する。
方法をとっており、動作について従来例を第１図に示し
説明する。
第」図において、１はバス・レシーバ、２はアドレス・
カウンタ、３は切換スイッチ、４はクロ７り発生器、５
はデータ・メモリ、６は表示器、７は水晶発振子、８は
外部クロ、り入力端子である。
カウンタ、３は切換スイッチ、４はクロ７り発生器、５
はデータ・メモリ、６は表示器、７は水晶発振子、８は
外部クロ、り入力端子である。
このような構成において、Ｇ Ｐ−Ｔ Ｂバス・ライフ
にＧＰ−ＩＢババスレシーバ１を通じてデータ・メモリ
５か接続され、クロック発生器４のクロ、り信号か、あ
るいは切換スイッチ３を切換えて外部クロ、り入力端子
８に供給される外部よりの信号と同期したクロック信号
により、その時のＧ ｌ） −Ｉ Ｂバス・ラインの状
態が、アドレス・カウンタ２及びデータ・メモリ５にて
ラッチされ、更に表示器６により表示される。この場合
、ＧＰ−ＩＢババスラインの状態の高速の変化を捕えよ
うとするには、それに伴いクロ、り信号も高速にしなけ
ればならず、限りあるメモリ容量のだめ記録可能な範囲
は狭くなってしまう。寸だ、長時間の記録を行う場合に
は、クロックに掛らない変化が発生してしまい、これを
捕えるだめのグリッチ検出等が必要となってくる。
にＧＰ−ＩＢババスレシーバ１を通じてデータ・メモリ
５か接続され、クロック発生器４のクロ、り信号か、あ
るいは切換スイッチ３を切換えて外部クロ、り入力端子
８に供給される外部よりの信号と同期したクロック信号
により、その時のＧ ｌ） −Ｉ Ｂバス・ラインの状
態が、アドレス・カウンタ２及びデータ・メモリ５にて
ラッチされ、更に表示器６により表示される。この場合
、ＧＰ−ＩＢババスラインの状態の高速の変化を捕えよ
うとするには、それに伴いクロ、り信号も高速にしなけ
ればならず、限りあるメモリ容量のだめ記録可能な範囲
は狭くなってしまう。寸だ、長時間の記録を行う場合に
は、クロックに掛らない変化が発生してしまい、これを
捕えるだめのグリッチ検出等が必要となってくる。
Ｇ ｌ） −１Ｂのバス・ラインはハート的条件を除け
ば、はとんど実時間性は問題とはならず、むしろバス・
ラインの信号変化時の相互の相対位置関係が問題となる
。
ば、はとんど実時間性は問題とはならず、むしろバス・
ラインの信号変化時の相互の相対位置関係が問題となる
。
捷たＧ １）−Ｉ Ｂコントローラーであるコンピ−タ
ーからの−命令で、ある種のソーケンスを持った複数個
の信号が発生する」二、バス・ラインに関与している機
器がその時々により変化するため一定のクロックではバ
ス・ラインをモニター出来ない欠点がある。従って、Ｇ
Ｐ−Ｉ Ｂバス・ラインをチェックするためには、従
来のロジック・アナライザは非常に不向きであった。
ーからの−命令で、ある種のソーケンスを持った複数個
の信号が発生する」二、バス・ラインに関与している機
器がその時々により変化するため一定のクロックではバ
ス・ラインをモニター出来ない欠点がある。従って、Ｇ
Ｐ−Ｉ Ｂバス・ラインをチェックするためには、従
来のロジック・アナライザは非常に不向きであった。
本発明は、従来のこれら欠点を除いた、ロジック・アナ
ライザのだめのロジック回路のアナライズ方法を提供す
ることを目的とする。
ライザのだめのロジック回路のアナライズ方法を提供す
ることを目的とする。
（発明の構成）
次に図面に基づいて本発明の一実施例について説明する
。
。
第２図は本発明の一実施例で、９・１ｏはインバータ、
１１ばＯＲ，ゲート、１２〜２ｏは単安定マルチバイブ
レータであり、第１図と同一の番号は同一の構成を示し
ている。Ｇ Ｐ−ｆ Ｂバス・ラインＫ Ｇ １〕−）
Ｂバス・レシーバ１を通してデータ・バス（ＤＴＣ月
〜ＤＩＯ８の８本）、転送制御バス（ＤＡｖ：ｄａｔａ
ｖａｌｉｄ、ＮＲＦＤ ； ：ｎｏｔ ｒｅａｄｙ
ｆｏｒ ｄａｔａ。
１１ばＯＲ，ゲート、１２〜２ｏは単安定マルチバイブ
レータであり、第１図と同一の番号は同一の構成を示し
ている。Ｇ Ｐ−ｆ Ｂバス・ラインＫ Ｇ １〕−）
Ｂバス・レシーバ１を通してデータ・バス（ＤＴＣ月
〜ＤＩＯ８の８本）、転送制御バス（ＤＡｖ：ｄａｔａ
ｖａｌｉｄ、ＮＲＦＤ ； ：ｎｏｔ ｒｅａｄｙ
ｆｏｒ ｄａｔａ。
Ｎ１）ＡＣ：ｎｏｔ、 ｄａｔａａｃｃｅｐｔｅｄの３
本）、管理バス（Ｉ Ｆ Ｃ： １ｎｔｅｒｆａｃｅ
ｄｅａｒ、 ＡＴＮ ： ａｔ ｔｅｎｔ ｉｏｎ、
ＥＯＩ゛： ｅｎｄｏｒ １ｄｅｎｔ ｉ ｆｙ、 Ｓ
ＲＱ ： ５ｅｒｖｉｃｅ ｒｅｑｕｅｓ ｔ 、 Ｒ
，ＥＮ ： ｒｅ＋ｎｃ＋ｔｅｅｎａｂｌｅの５本）の
３種類１６本の信号を接続するバス−Ｌ／シ−ハＩ Ｊ
：す、ＤＡＹ −Ｎｉ（、ｉ”Ｄ ＠Ｎ１）ＡＣから成
る転送制御バス３本の内、ＮＲＦＤ及びＮ１）ＡＣは他
の信号と論理合わせを行うためインバータ９・１０を通
シテ、丑り丁ＦＣ−Ａ′ｒＮ−ＥＯ■・５ＲＱ−ＲＥＮ
から成る管理バス５本は直接１３〜２０の単安定マルチ
バイブレータを通し、ＯＲゲート１１へ接続する。この
際良く知られている通り、ＧＰ−ＩＢではＤＩＯＩ−Ｄ
ＩＯ８の８本で構成されるデータ拳バスは転送制御バス
により、データの送受を行なうため、他信号とＯＲを取
る必要はない。
本）、管理バス（Ｉ Ｆ Ｃ： １ｎｔｅｒｆａｃｅ
ｄｅａｒ、 ＡＴＮ ： ａｔ ｔｅｎｔ ｉｏｎ、
ＥＯＩ゛： ｅｎｄｏｒ １ｄｅｎｔ ｉ ｆｙ、 Ｓ
ＲＱ ： ５ｅｒｖｉｃｅ ｒｅｑｕｅｓ ｔ 、 Ｒ
，ＥＮ ： ｒｅ＋ｎｃ＋ｔｅｅｎａｂｌｅの５本）の
３種類１６本の信号を接続するバス−Ｌ／シ−ハＩ Ｊ
：す、ＤＡＹ −Ｎｉ（、ｉ”Ｄ ＠Ｎ１）ＡＣから成
る転送制御バス３本の内、ＮＲＦＤ及びＮ１）ＡＣは他
の信号と論理合わせを行うためインバータ９・１０を通
シテ、丑り丁ＦＣ−Ａ′ｒＮ−ＥＯ■・５ＲＱ−ＲＥＮ
から成る管理バス５本は直接１３〜２０の単安定マルチ
バイブレータを通し、ＯＲゲート１１へ接続する。この
際良く知られている通り、ＧＰ−ＩＢではＤＩＯＩ−Ｄ
ＩＯ８の８本で構成されるデータ拳バスは転送制御バス
により、データの送受を行なうため、他信号とＯＲを取
る必要はない。
また、バス・レシーバ１を通った１６本の信号はそのｉ
ｔテデー・メモリ５に導ひかれる。
ｔテデー・メモリ５に導ひかれる。
本発明によれば転送制御バス及び管理バスの内のどれか
１つでも変化すれば、その変化はＯＲゲートｌ】を通り
、切換スイッチ３を通じアドレス・カウンタ２を進め、
この際アドレス・カウンタ２の動作により単安定マルチ
バイブレータ１２をトリガし、その出力でデータ・メモ
リ５のタイミングを調整し、この時のＧＰ−ＩＢババス
上ＩＪ） 状Ｍをデータ・メモリ５に記憶すると同時に
表示器６で表示する。
１つでも変化すれば、その変化はＯＲゲートｌ】を通り
、切換スイッチ３を通じアドレス・カウンタ２を進め、
この際アドレス・カウンタ２の動作により単安定マルチ
バイブレータ１２をトリガし、その出力でデータ・メモ
リ５のタイミングを調整し、この時のＧＰ−ＩＢババス
上ＩＪ） 状Ｍをデータ・メモリ５に記憶すると同時に
表示器６で表示する。
本実施例ではバス・レシーバ１への入力信号の内データ
・バス以外の全てすなわちＤＡ、Ｖ−ＮＴ（、ＦＤ・Ｎ
ＤＡＣ・ＩＩ”Ｃ−ＡＴＮ−ＥＯＩ・５ＲＱ−ＲＥＮ
をＯＲゲートへ接続しているが、これは前記全てを接続
しなくてもよく、変化点を見つけるのに必要なものだけ
でもよい。
・バス以外の全てすなわちＤＡ、Ｖ−ＮＴ（、ＦＤ・Ｎ
ＤＡＣ・ＩＩ”Ｃ−ＡＴＮ−ＥＯＩ・５ＲＱ−ＲＥＮ
をＯＲゲートへ接続しているが、これは前記全てを接続
しなくてもよく、変化点を見つけるのに必要なものだけ
でもよい。
また通常のアナライザの動作を行なわぜる場合は切換ス
イッチ３を外部クロック入力端子８側へ切換えればよい
。
イッチ３を外部クロック入力端子８側へ切換えればよい
。
（発明の効果）
本発明によれば、次の■〜■に示す効果が得られ従来者
えられなかった優れたアナライズ方法が得られる。
えられなかった優れたアナライズ方法が得られる。
■ Ｇ ｌ） −Ｔ Ｉ３バスに影響を与える動作異状
は全てチーツク出来る。
は全てチーツク出来る。
■ 基本的に８人力のＯＲゲートの追加だけで従来型の
アナライザに組込み可能となる。
アナライザに組込み可能となる。
■ 不用なデータを取り込まないのでメモリーの使用効
率が良い。
率が良い。
■ ＧＰ−ＩＢコントロール・プロクラムノテハ７グに
絶対的な力を発揮する。
絶対的な力を発揮する。
■ Ｇ Ｌ） −Ｉ Ｂバス・ラインに時間的影響を与
えずチェック出来る。
えずチェック出来る。
第１図は従来例を示す回路図、第２図は本発明の一実施
例を示す回路図である。図において、１はＧＰ−ＩＢバ
バスレンーバ、２はアドレス・カウンタ、３は切換スイ
ッチ、４はクロック発生器、５はデータ・メモリ、６は
表示器、７は水晶発振子、８は外部クロ、り入力端子、
９・１０はインバータ、１１はＯＲゲート、１２〜２０
は単安定マルチバイブレータである。 特許出願人 トリオ株式会社
例を示す回路図である。図において、１はＧＰ−ＩＢバ
バスレンーバ、２はアドレス・カウンタ、３は切換スイ
ッチ、４はクロック発生器、５はデータ・メモリ、６は
表示器、７は水晶発振子、８は外部クロ、り入力端子、
９・１０はインバータ、１１はＯＲゲート、１２〜２０
は単安定マルチバイブレータである。 特許出願人 トリオ株式会社
Claims (1)
- ロジック回路のインターフ−イス・ノ（ス信号において
、状態の変化がバス・ラインの動作に影響を与える信号
を選び出す第１の手段と、その信号の変化点によりバス
・ラインの状態を取込む第２の手段を有することを特徴
とするロジ、り回路のアナライズ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177311A JPS5967473A (ja) | 1982-10-08 | 1982-10-08 | ロジツク回路のアナライズ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177311A JPS5967473A (ja) | 1982-10-08 | 1982-10-08 | ロジツク回路のアナライズ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5967473A true JPS5967473A (ja) | 1984-04-17 |
Family
ID=16028758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177311A Pending JPS5967473A (ja) | 1982-10-08 | 1982-10-08 | ロジツク回路のアナライズ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967473A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357722A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Channel equipment |
-
1982
- 1982-10-08 JP JP57177311A patent/JPS5967473A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357722A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Channel equipment |
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