JPS61175836A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、エラー情報収集およびエラー処理機能を有
する情報処理システムに関する。

Ｕ発明の技術的背景とその問題点］ 第３図に示すように、ＣＰ　ｔＪ　１１、主記憶装Ｍ１
２、およびチャネル１３−１〜１３−ｎがシステムバス
１４により相互接続されている情報処理システムでは、
ＣＰＵ１１と主記憶装置１２との間、ＣＰ　Ｕ　１１と
（チャネル１３−１〜１３−ｎに接続された）補助記憶
装置１５−１〜１５−ｎとの間、および主記憶装置１２
と補助記憶装置１５−１〜１５−ｎとの間等のデータ転
送、またはその過程でエラーが発生した場合、エラー情
報収集が行なわれる。しかし、従来のシステムでは、エ
ラーが発生したハードウェアでエラー情報を返すため、
そのエラー情報の信頼性に問題があった。

また上記のシステムでは、ＣＰ　Ｕ　１１から補助記憶
装置１５−１〜１５−ｎ等にデータを書込んでいる場合
に、チャネル１３−１〜１３−ｎと補助記憶装置１５−
１〜１５−ｎとの間でエラーが発生してもその旨がＣＰ
　ＬＪ　１１に通知されない。しかも、各チャネル１３
−１〜１３−ｎにおけるこの種エラーを含む全てのエラ
ー情報を収集しようとすると、各チャネル１３−１〜１
３−ｎのハードウェア構成が大規模になるため、実現性
に乏しかった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、正−で且つ１富なエラー情報の収集が行なえる情報処
理システムを提供することにある。

［発明の概要］ この発明によれば、ｃｐｖ：主記憶装置および複数のチ
ャネル等の各種構成要素がシステムバスにより相互接続
された情報処理システムが提供される。

上記システムには、ファンクションライン、割込み信号
ラインおよび直列転送用の直列データバスを含むシリア
ルバスが設けられ、同システムの上記構成要素には、対
応する構成要素のエラー情報収集およびエラー処理を行
なうエラー情報収集／処理回路が設けられる。このエラ
ー情報収集／処理回路は、上記シリアルバスに接続され
る。また、シリアルバスには、同シリアルバス経由で上
記エラー情報収集／処理回路を制御すると共に、同回路
との間で直列データ転送を行なうサポートプロセッサが
設けられる。また、エラー情報収集／処理回路には、同
回路の識別番号を設定する識別番号設定スイッチが接続
される。　　　゛上記エラー情報収集／処理回路は、対
応する構成要素のエラー情報を格納するエラー情報レジ
スタと、対応する構成要素からの要求に応じてセットさ
れ、割込み信号ラインに割込み信号を出力するフリップ
フロップと、直列データバスとの間で直列データ入出力
を行なうシフトレジスタと、識別番号設定スイッチで設
定された識別番号をデコードし、同識別番号に固有のデ
コード信号を出力するデコーダと、サポートプロセッサ
によりファンクションラインがアドレスモードに設定さ
れた場合に、直列データバス経由で転送される識別番号
を格納する識別番号レジスタと、この識別番号レジスタ
の内容が特定の識別番号の場合に、フリップフロップが
セットされていればデコーダのデコード結果をシフトレ
ジスタにセットし、そのセット内容を直列データバス経
由でサポートプロセッサに直列転送する手段と、識別番
号レジスタの内容と識別番号設定スイッチで設定された
識別番号とを比較して一致を検出する比較器と、この比
較器により一致が検出された場合、サポートブロセッサ
によりファンクションラインがシフトアウトファンクシ
ョンに設定されていれば、エラー情報レジスタの内容を
シフトレジスタにセットし、そのセット内容を上記直列
データバス経由でサポートプロセッサに直列転送する手
段と、比較器により一致が検出された場合、サポートプ
ロセッサによりファンクションラインがシフトインファ
ンクションに設定されていれば、サポートプロセッサか
ら転送される直列データバス上のデータをシフトレジス
タに直列入力し、その入力データを用いてエラー処理を
行なう手段とを備え、サポートプロセッサの制御により
、システムの動作とは独立してエラー収集が行なえる構
成となっている。

「発明の実施例コ 以下、この発明の一実施例を第１図（ａ）。

（ｂ）、（ｃ）および第２図を参照して説明する。

第１図（ａ）はこの発明の一実施例に係る情報処理シス
テムのシステム構成を示す。同図において、２１はＣＰ
ＬＩ、２２は主記憶装置、２３−１〜２３−ｎハチャネ
ルである。ＣＰ　Ｕ　２１、主記憶装置２２およびチャ
ネル２３−１〜２３−ｎは、システムバス２４により相
互接続されている。チャネル２３−１〜２３−ｎには、
補助記憶装置２５−１〜２５−ｎが接続されている。な
お、この実施例においてｎは１３、即ち１６進表現でＤ
である。

２６は、ｃ　ｐ　Ｕ　２１．主記憶装置２２．チャネル
２３−１〜２３−ｎ　（などの各システム構成要素）に
それぞれ設けられ、対応する装置のエラー情報収集およ
びエラー処理を行なうエラー情報収集／処理回路として
のゲートアレイく以下ＧＡと称する）、２７はＧＡ２６
，２６・・・を制御すると共に、同ＧＡ２６，２６・・
・との間で直列データ転送を行なうサポートプロセッサ
である。サポートプロセッサ２１は、上記直列データ転
送のためのシフトレジスタ２８を有している。サポート
プロセッサ２１およびＧＡ２６，２６・・・は直列デー
タ転送用のシリアルバス３０により相互接続されている
。

シリアルバス３０は、サポートプロセッサ２７により制
御されるもので、第１図（１））に示すように、１ビツ
トの直列データバス３１．３２、各ＧＡ２６．２６・・
・からの割込み要求をサポートプロセッサ２７に伝える
割込み信号ライン３３、ＧＡ２６，２６・・・動作用の
クロック信号を伝えるクロック信号ライン３４およびフ
ァンクションライン３５を有している。このファンクシ
ョンライン３５は、ＧＡ２６．２６・・・の動作モード
を指定するのに用いられる。ＧＡ２６．２６・・・はサ
ポートプロセッサ２７との間の直列データ転送用のシフ
トレジスタ４１をそれぞれ有している。各シフトレジス
タ４１の直列入力端子から出力される直列データは、直
列データバス３１経出でサポートプロセッサ２７内のシ
フトレジスタ２８の直列入力端子に導かれ、サポートプ
ロセッサ２７内のシフトレジスタ２８の直列出力端子か
ら出力される直列データは、直列データバス３２経由で
各ＧＡ２６内のシフトレジスタ４１に導かれるるように
なっている。

第１図（Ｃ）はＧ　Ａ　２６の構成を示す。同図におい
て、４２は同Ｇ　Ａ　２６の識別番号である４ビツトの
ＧＡ番号をデコードし、１６種のデコード信号のうち対
応するＧＡ番号に固有のデコード信号をアクティブにす
るデコーダである。上記ＧＡ番号は、後述するＧＡ番号
設定スイッチ６０により設定される。４４はＧ　Ａ　２
６が置かれるシステム構成要素から端子４５経由で伝え
られる各種割込み（エラー割込み、テスト要求割込みな
ど）要求によってセットされる割込みフリップフロップ
群（以下、割込みＦ／Ｆ群と称する）、４６は割込みＦ
／Ｆ群４４の出力の論理和をとる例えばオーブンコレク
タのオアゲート（以下、ＯＲと称する）である。○Ｒ４
６のアクティブな出力信号は、割込み信号として端子４
７経出で割込み信号ライン３３に送出される。

４８はＧ　Ａ　２６が置かれるシステム構成要素から端
子４５経由で導かれるエラー情報などのステータス情報
を格納する３２ビツトのエラー情報レジスタ、４９はエ
ラー情報レジスタ４８の内容の例えば下位の１６ピツト
、またはデコーダ４２の出力のいずれが一方を選択する
マルチプレクサである。マルチプレクサ４９の選択出力
はシフトレジスタ４１の下位１６ピツトのフィールドに
供給される。シフトレジスタ４１の上位１６ビツトのフ
ィールドには、エラー情報レジスタ４８の内容の上位の
１６ビツトが供給される。シフトレジスタ４１の直列出
力端子は、オーブンコレクタの出力ドライバ（図示せず
）および端子５０を介して直列データバス３１に接続さ
れ、直列入力端子は端子５１を介して直列データバス３
２に接続されている。

５２はシフトレジスタ４１の内容を格納する３２ビツト
のデータレジスタである。データレジスタ５２の格納内
容は、端子５３を介し、対応するＱ　Ａ　２６が置かれ
るシステム構成要素に供給される。５４はシフトレジス
タ４１の内容の下位４ビツト（具体的にはＧＡ番号）を
格納するアドレスレジスタ、５５はアドレスレジスタ５
４の内容と上記ＧＡ番号とを比較し、一致を検出する比
較器である。アドレスレジスタ５４および比較器５５の
各出力は制御回路５６に接続されている。制御回路５６
は端子５７を介してクロック信号ライン３４およびファ
ンクションライン３５に接続されている。ｉ制御回路５
６は、クロック信号ライン３４からのクロック信号、フ
ァンクションライン３５により指定される動作モード、
アドレスレジスタ５４の内容、および比較器５５の比較
結果（一致検出結果）に従ってＧ　Ａ　２６内各部を制
御するようになっている。

Ｇ　Ａ　２６の端子５８には、同ＧＡ２Ｇの識別番号で
ある４ビツトのＧＡ番号を設定するＧＡ番号設定スイッ
チ６０が接続されている。ＧＡ番号設定スイッチ６０に
より設定されたＧＡ番号は、端子５８経由でＧ　Ａ　２
６内のデコーダ４２および比較器５５に供給される。な
お本実施例において、ＧＡ番号“Ｏｎの割当ては禁止さ
れている。

次に、上記の構成の動作を説明する。今、チャネル２３
−１においてエラーが検出され、エラー割込み要求が発
生したものとする。このエラー割込み要求は、ＧＡ２６
の端子４５経由で割込みＦ／Ｆ群４４に供給され、これ
により同Ｆ／Ｆ群４４内の対応するＦ／Ｆ　（フリップ
フロップ）がセットする。割込みＦ／Ｆ群４群内４内ず
れかのＦ／Ｆがセットすると、ＯＲ４６の出力信号はア
クティブとなる。即ち、０Ｒ４６から割込み信号が出力
される。０Ｒ４６から出力される割込み信号は端子４７
経出で（シリアルバス３０の）割込み信号ライン３３上
に送出され、同信号ライン３３を介してサポートプロセ
ッサ２１に伝達される。また、上記の如く割込みＦ／Ｆ
群４群内４内ずれかのＦ／Ｆがセットすると、デコーダ
４２がイネーブル状態となり、同デコーダ４２から特定
のデコード信号（本実施例ではビット１に相当するデコ
ード信号）だけがアクティブな有効なデコード結果が出
力される。もし、ＧＡ番号が８（１６進表現）のＧＡ２
６で割込みが発生した場合には、そのＧＡ２６内のデコ
ーダ４２からは、ビット１１に相当するデコード信号だ
けがアクティブなデコード結果が出力されることになる
。

サポートプロセッサ２７は、割込み信号ライン３３経出
で割込み信号が伝達されると、割込み元（割込み元ＧＡ
）を認識するために、ファンクションライン３５をアド
レスモードに設定すると共に、４ビツトのアドレスデー
タ“００００”　（これをアドレスＯと呼ぶ）を（シフ
トレジスタ２８をシフト動作させて）直列データバス３
２に直列出力する。

各Ｇ　Ａ　２６内の制御回路５６は、シリアルバス３０
のファンクションライン３５がアドレスモードに設定さ
れると、直列データバス３２上のデータがアドレスデー
タ（ＧＡ番号）であるものとして、同データをシフトレ
ジスタ４１に直列入力させる。そして制御回路５６は、
シフトレジスタ４１に入力されたアドレスデータをアド
レスレジスタ５４に格納させる。

アドレスレジスタ５４の格納内容は制御回路５６に供給
される。制御回路５６は、アドレスレジスタ５４の内容
がアドレス０またはそれ以外かを識別する。

制御回路５６は、アドレスレジスタ５４の内容が本実施
例のようにアドレスＯの場合、マルチプレクサ４９をＯ
側に切替える。これにより、デコーダ４２の出力データ
が、マルチプレクサ４９からシフトレジスタ４１の下位
１６ビツトのフィールドに選択出力される。そして制御
回路５６は、シフトレジスタ４１を並列入力動作させる
。これにより、マルチプレクサ４９から選択出力される
デコーダ４２の出力データが、シフトレジスタ４１の下
位１６ビツトのフィールドに格納される。したがって、
チャネル２３−１に設けられたＧ　Ａ　２６内のシフト
レジスタ４１の下位１６ビツトのフィールド（ビット１
６〜３１）においては、ピット１７だけがセットされる
。

サポートプロセッサ２１は、前記したようにファンクシ
ョンライン３５をアドレスモードに設定してアドレスＯ
を各Ｇ　Ａ　２６に転送すると、次にファンクションラ
イン３５をシフトアウトファンクションに切替える。各
Ｇ　Ａ　２６内の制御回路５６は、ファンクションライ
ン３５によりシフトアウトファンクションのモードが指
定されると、クロック信号ライン３４からのクロック信
号に応じてシフトレジスタ４１を３２ピツトだけシフト
アウト動作させ、その３２ピツトの内容を直列出力端子
より直列出力させる。

各ＧＡ２６内のシフトレジスタ４１からの直列出力デー
タは、直列データバス３１にオーブンコレクタで送出さ
れる。直列データバス３１上の直列データは、サポート
プロセッサ２７に供給され、同サポートプロセッサ２７
内のシフトレジスタ２８に直列入力される。したがって
、ＧＡ番号１のＧ　Ａ　２６からの割込みと同時に、Ｇ
Ａ番号８．Ｂの各ＧＡ２６からも割込みがかけられた場
合には、サポートプロセッサ２７に取込まれたデータの
内容、即ちシフトレジスタ２８の内容は、第２図に示す
ようにＧＡ番号１．８．８に対応するピット１７．２４
．２７がセットされた形となる。サポートプロセッサ２
７は、シフトレジスタ２８のピット１７．２４．２７が
セットされていることにより、ＧＡ番号１．８．８　（
１６進表現）の各Ｇ　Ａ　２６から同時に割込みがかけ
られたことを認識する。即ち、本実施例では、複数のＧ
Ａから同時に割込みがかけられた場合、その旨、即ち同
時割込みが認識でき、且つその全ての割込み元も認識で
きる。したがって、本実施例では、全てのＧＡに対して
、路地−に割込み処理サービスを施すことができる。即
ち本実施例によれば、ディジーチェイン方式を適用する
システムなど、物　　゛理的優先度により割込み要求の
受付けが決定されてしまう従来システムに比べ、割込み
処理の自由度が著しく向上する。

サポートプロセッサ２１は、上記した手順により割込み
元ＧＡを示すデータを入力し、割込み元ＧＡをｗａｙる
と、ファンクションライン３５を再びアドレスモードに
設定すると共に、その認識した割込み元ＧＡを示すＧＡ
番号（同時割込みの場合には、そのうちの１つのＧＡ番
号）、例えばチャネル２３−１に置かれたＧＡ２６を示
すＧＡ番号１を直列データバス３２に直列出力する。

各Ｇ　Ａ　２６内の制御回路５６は、シリアルバス３０
のファンクションライン３５がアドレスモードに設定さ
れると、前記したように直列データバス３２上のデータ
がアドレスデータ（ＧＡ番号）であるものとして、同デ
ータをシフトレジスタ４１経出でアドレスレジスタ５４
に格納させる。アドレスレジスタ５４の格納内容は制御
回路５６および比較器５５に供給される。

比較器５５には、ＧＡ番号設定スイッチ６０により設定
されたＧＡ番号も端子５８経由で供給されている。比較
器５５は、ＧΔ番号設定スイッチ６０で設定されたＧＡ
番号とアドレスレジスタ５４の内容とを比較し、一致検
出を行なう。本実施例では、アドレスレジスタ５４の内
容は１であり、したがってチャネル２３−１に置かれた
Ｇ　Ａ　２６内の比較器５５だけが一致を検出する。

制御回路５６は、アドレスレジスタ５４の内容がＯまた
はそれ以外かを識別する。制御回路５６は、アドレスレ
ジスタ５４の内容が本実施例のように０以外の場合、比
較器５５の比較結果に応じて動作する。

チャネル２３−１に置かれたＧＡ２６内の比較器５５で
一致が検出された場合、即ちチャネル２３−１に置かれ
たＧ　Ａ　２Ｂがサポートプロセッサ２７により選択指
定された場合、そのＧ　Ａ　２６内の制御回路５６だけ
が次に述べるステータス転送準備を行なう。即ち、チャ
ネル２３−１に置かれたＧ　Ａ　２６内の制御回路５６
は、チャネル２３−１の例えばステータスレジスタ（図
示せず）から端子４５１！由で供給されるエラー情報な
どのステータス情報をエラー情報レジスタ４８に格納さ
せる。また制御回路５６は、マルチプレクサ４９を１側
に切替える。これにより、エラー情報レジスタ４８の内
容の下位１６ビツトがマルチプレクサ４９から選択され
、シフトレジスタ４１の下位１６ビツトのフィールドに
供給される。またシフトレジスタ４１の上位１６ビツト
のフィールドには、エラ−情報レジスタ４８の内容の上
位１６ビツトがそのまま供給される。そして制御回路５
６は、シフトレジスタ４１を並列入力動作させる。これ
により、エラー情報レジスタ４８の内容（ステータス情
報）がシフトレジスタ４１に格納される。

サポートプロセッサ２γは、前記したようにファンクシ
ョンライン３５をアドレスモードに設定してＧＡ番号を
直列データバス３２に送出すると、次にファンクション
ライン３５をシフトアウトファンクションに切替える。

ＧＡ番号の一致が検出されたＧ　Ａ　２６内の制御回路
５６は、ファンクションライン３５によりシフトアウト
ファンクションのモードが指定されると、シフトレジス
タ４１を３２ビツトだけシフトアウト動作させ、その３
２ビツトの内容、即ちステータス情報を直列出力端子よ
り直列出力させる。このとき制御回路５６は割込みＦ／
Ｆ群４４をリセットし、割込み信号をＯＦＦする。

Ｇ　Ａ　２６内のシフトレジスタ４１からの直列出力デ
ータは、直列データバス３１　ｔ￥山でサポートプロセ
ッサ２７に転送され、同サポートプロセッサ２７内のシ
フトレジスタ２８に直列入力される。サポートプロセッ
サ２７は、割込み元ＧＡからの転送データであるステー
タス情報により、例えばＣＲＴディスプレイＩＩ（図示
せず）へのエラー表示を行なう。

またサポートプロセッサ２１は、必要があれば、割込み
元ＧＡからのステータス情報に基づいて、該当するシス
テム構成要素（この例ではチャネル２３−１）に対する
エラー処理のためのデータを生成し、同データを同構成
要素（チャネル２３−１　）内のＧＡ２６に転送する動
作を行なう。この場合、サポートプロセッサ２７は、ま
ずファンクションライン３５をアドレスモードに設定す
ると共に直列データバス３２にＧＡ番号を送出すること
により、例えばチャネル２３−１に置かれたＧ　Ａ　２
６を選択指定する。次に、サポートプロセッサ２７は、
ファンクションライン３５をシフトインファンクション
のモードに設定すると共に直列データバス３２にエラー
処理用のデータを送出する。

各Ｇ　Ａ　２６内の制御回路５６は、ファンクションラ
イン３５によりシフトインファンクションが指定される
と、直列データバス３２経由で転送されるデータをシフ
トレジスタ４１に直列入力する。そして各Ｇ　Ａ　２６
内の制御回路５６のうち、サポートプロセッサ２Ｚによ
り選択指定されたＧ　Ａ　２６内の制御回路は、シフト
レジスタ４１に直列入力されたデータをデータレジスタ
５２に移し、同データ（即ちエラー処理用データ）を端
子５３経出でチャネル２３−１内容部に供給することに
より、同チャネル２３−１のエラー処理（チャネル２３
−１内のレジスタ類のクリア、補助記憶装置２５−１の
クリアなど）を行なう。なお、上記したエラー処理のた
めの手続きは、必ずしも割込み元を対象とする必要はな
く、任意のシステム構成要素に対して行なうようにして
もよい。また、エラー処理に限らず、例えばテストを行
なうことも可能である。

なお、前記実施例では、エラー情報収集／処理回路がＧ
Ａ（ゲートアレイ）により構成されているものとして説
明したが、これに限るものではない。

「発明の効果］ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。

■　システム構成要素に設けられるエラー情報収集／処
理回路は、システムとは独立のシリアルバス経由でサポ
ートプロセッサのみに制御され、対応するシステム構成
要素とは全く非同期に独立して動作するため、正確で且
つ豊富なエラー情報の収集が行なえ、ＭＴＴＲ（平均修
理時間）の短縮が図れる。

■　エラー情報収集／処理回路が独立しているため、同
回路が故障してもシステムタイムアウトを招く恐れがな
く、ＭＴＢＦ（平均故障間隔）の向上が図れる。

■　エラー情報収集／処理回路がシステムから独立して
いるため、オンライン中（フィールド稼働中）でも、チ
ャネルなど対応するシステム構成要素のテストを行なう
ことができる。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例に係る情報処理シス
テムのブロック構成図、第１図（１））は上記システム
で適用されるサポートプロセッサとエラー情報収集／処
理回路としてのＧＡ（ゲートアレイ）との間の直列デー
タ転送経路を説明する図、第１図（Ｃ）は、上記ＧＡ（
ゲートアレイ）のブロック構成図、第２図は割込み発生
時におけるサポートプロセッサの入力データの一例を示
す図、第３図は従来の情報処理システムを示す図である
。 ２１・ＣＰ　Ｕ　、　２２−・・主記憶装置、２３−１
〜２３−ｎ−・・チャネル、２４・・・システムバス、
２６・・・ゲートアレイ（ＧＡ）、２７・・・サポート
プロセッサ、２８．４１・・・シフトレジスタ、３０・
・・シリアルバス、３１．３２・・・直列データバス、
３５・・・ファンクションライン、４２・・・デコーダ
、４４・・・割込みＦ／Ｆ群、４８・・・エラー情報レ
ジスタ、５４・・・アドレスレジスタ（Ｒ別番号レジス
タ）、５５・・・比較器、５６・・・制御回路。 出願人代理人　弁理士　鈴　江　武　愚弟　１　図

Claims (1)

1. 【特許請求の範囲】 ＣＰＵ、主記憶装置および複数のチャネル等の各種構成
   要素がシステムバスにより相互接続された情報処理シス
   テムにおいて、 ファンクションライン、割込み信号ラインおよび直列転
   送用の直列データバスを含むシリアルバスと、上記構成
   要素に設けられた回路であって、上記シリアルバスに接
   続され、対応する構成要素のエラー情報収集およびエラ
   ー処理を行なうエラー情報収集／処理回路と、このエラ
   ー情報収集／処理回路の識別番号を設定する識別番号設
   定スイッチと、上記シリアルバスに接続され、上記シリ
   アルバス経由で上記エラー情報収集／処理回路を制御す
   ると共に、同回路との間で直列データ転送を行なうサポ
   ートプロセッサとを具備し、 上記エラー情報収集／処理回路は、対応する上記構成要
   素のエラー情報を格納するエラー情報レジスタと、対応
   する上記構成要素からの要求に応じてセットされ、上記
   割込み信号ラインに割込み信号を出力するフリップフロ
   ップと、上記シリアルバスの直列データバスとの間で直
   列データ入出力を行なうシフトレジスタと、上記識別番
   号設定スイッチで設定された上記識別番号をデコードし
   、同識別番号に固有のデコード信号を出力するデコーダ
   と、上記サポートプロセッサにより上記ファンクション
   ラインがアドレスモードに設定された場合に、上記直列
   データバス経由で転送される識別番号を格納する識別番
   号レジスタと、この識別番号レジスタの内容が特定の識
   別番号の場合に、上記フリップフロップがセットされて
   いれば上記デコーダのデコード結果を上記シフトレジス
   タにセットし、そのセット内容を上記直列データバス経
   由で上記サポートプロセッサに直列転送する手段と、上
   記識別番号レジスタの内容と上記識別番号設定スイッチ
   で設定された識別番号とを比較して一致を検出する比較
   器と、この比較器により一致が検出された場合、上記サ
   ポートプロセッサにより上記ファンクションラインがシ
   フトアウトファンクションに設定されていれば、上記エ
   ラー情報レジスタの内容を上記シフトレジスタにセット
   し、そのセット内容を上記直列データバス経由で上記サ
   ポートプロセッサに直列転送する手段と、上記比較器に
   より一致が検出された場合、上記サポートプロセッサに
   より上記ファンクションラインがシフトインファンクシ
   ョンに設定されていれば、上記サポートプロセッサから
   転送される上記直列データバス上のデータを上記シフト
   レジスタに直列入力し、その入力データを用いてエラー
   処理を行なう手段とを備えていることを特徴とする情報
   処理システム。