JPH0989999A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH0989999A JPH0989999A JP7274663A JP27466395A JPH0989999A JP H0989999 A JPH0989999 A JP H0989999A JP 7274663 A JP7274663 A JP 7274663A JP 27466395 A JP27466395 A JP 27466395A JP H0989999 A JPH0989999 A JP H0989999A
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Abstract
(57)【要約】
【課題】 本発明は、初回の初期化設定以後のＤＵＴ試
験条件の転送設定において、前回設定データ値と今回設
定データ値が異なるデータのみ転送実行、即ち差分転送
制御手段を設けて、無駄な冗長転送動作を無くして高速
化を実現する。 【解決手段】 以前の被試験デバイスの試験条件を変え
る複数設定データと、今回設定するの複数設定データの
中で、以前のテスターバスアドレスと同一の設定データ
を除いた設定データをテスターバス６０を介して送出す
る差分転送処理手段を設ける。
験条件の転送設定において、前回設定データ値と今回設
定データ値が異なるデータのみ転送実行、即ち差分転送
制御手段を設けて、無駄な冗長転送動作を無くして高速
化を実現する。 【解決手段】 以前の被試験デバイスの試験条件を変え
る複数設定データと、今回設定するの複数設定データの
中で、以前のテスターバスアドレスと同一の設定データ
を除いた設定データをテスターバス６０を介して送出す
る差分転送処理手段を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
（ＩＣＴ）において、多数の試験条件の繰り返し設定動
作時間の短縮化に関する。
（ＩＣＴ）において、多数の試験条件の繰り返し設定動
作時間の短縮化に関する。
【０００２】
【従来の技術】ＩＣＴにおいて、被試験デバイス（ＤＵ
Ｔ）の各種試験は、各試験項目毎に試験条件を順次変え
ながら試験実施する。図５に、この試験条件を変える設
定データの転送構成概要図を示す。構成は、テスターコ
ントローラ５０と、テスターバス６０と、複数のモジュ
ール７０とで成る。テスターコントローラ５０は、ＤＵ
Ｔ試験の制御を主に制御するコントローラであり、本発
明に関係する内部構成部分は、テーブルマップ１００群
と、ＣＰＵ５４と、テスターバスＩ／Ｆ５６とで成る。
Ｔ）の各種試験は、各試験項目毎に試験条件を順次変え
ながら試験実施する。図５に、この試験条件を変える設
定データの転送構成概要図を示す。構成は、テスターコ
ントローラ５０と、テスターバス６０と、複数のモジュ
ール７０とで成る。テスターコントローラ５０は、ＤＵ
Ｔ試験の制御を主に制御するコントローラであり、本発
明に関係する内部構成部分は、テーブルマップ１００群
と、ＣＰＵ５４と、テスターバスＩ／Ｆ５６とで成る。
【０００３】各試験項目毎に試験条件の変更内容は、テ
ーブルマップ１００に格納されていて、これをテスター
バス６０経由で各モジュール７０に送出する形態で実施
される。このテーブルマップ１００の一例としては、図
６の設定データ配列構造図に示すように、テスターバス
６０に与えるＮ（例えば２４）ビットアドレス情報と、
このアドレスに与える３２ビット命令コードである設定
データ情報の配列データで成る。
ーブルマップ１００に格納されていて、これをテスター
バス６０経由で各モジュール７０に送出する形態で実施
される。このテーブルマップ１００の一例としては、図
６の設定データ配列構造図に示すように、テスターバス
６０に与えるＮ（例えば２４）ビットアドレス情報と、
このアドレスに与える３２ビット命令コードである設定
データ情報の配列データで成る。
【０００４】テスターコントローラ５０内のＣＰＵ５４
は、専用の高速ＣＰＵであり、ＤＵＴ試験条件の変更の
都度、試験を一時停止して、テーブルマップ１００群か
ら試験項目に対応したテーブルマップデータを順次テス
ターバスＩ／Ｆ５６に与えてテスターバス６０を介し
て、各所にある対応する複数モジュール７０に転送設定
更新し、その後試験を続行する。これの繰り返しによ
り、全試験項目のデバイス試験を実施する。
は、専用の高速ＣＰＵであり、ＤＵＴ試験条件の変更の
都度、試験を一時停止して、テーブルマップ１００群か
ら試験項目に対応したテーブルマップデータを順次テス
ターバスＩ／Ｆ５６に与えてテスターバス６０を介し
て、各所にある対応する複数モジュール７０に転送設定
更新し、その後試験を続行する。これの繰り返しによ
り、全試験項目のデバイス試験を実施する。
【０００５】テスターバスＩ／Ｆ５６は、ＣＰＵ５４の
内部バスとテスターバス６０とのＲＤ／ＷＲ変換用イン
ターフェース回路である。ここでテスターバス６０は、
各所に分散して存在するモジュール７０に数十ｍもの長
いケーブルで接続され、８ビットデータ単位でシリアス
転送するバス構造である。
内部バスとテスターバス６０とのＲＤ／ＷＲ変換用イン
ターフェース回路である。ここでテスターバス６０は、
各所に分散して存在するモジュール７０に数十ｍもの長
いケーブルで接続され、８ビットデータ単位でシリアス
転送するバス構造である。
【０００６】ところで、上記で説明した設定データの従
来の転送方式では、冗長転送期間を有している。即ち、
初回の初期化設定以後は、転送設定するテーブルマップ
１００のデータ内容の多くが更新すべき設定データでは
無い。この結果、前回と同一設定データの場合において
は、無駄な転送設定であり冗長転送になる。しかも、こ
の転送期間は、ＤＵＴ試験が一時停止している状態であ
るから、この冗長転送期間はデバイス試験のスループッ
トの低下要因ともなっている。
来の転送方式では、冗長転送期間を有している。即ち、
初回の初期化設定以後は、転送設定するテーブルマップ
１００のデータ内容の多くが更新すべき設定データでは
無い。この結果、前回と同一設定データの場合において
は、無駄な転送設定であり冗長転送になる。しかも、こ
の転送期間は、ＤＵＴ試験が一時停止している状態であ
るから、この冗長転送期間はデバイス試験のスループッ
トの低下要因ともなっている。
【０００７】
【発明が解決しようとする課題】上記説明のように、初
回の初期化設定以後のＤＵＴ試験条件の変更は、転送設
定するテーブルマップ１００のデータ内容全てが新たな
設定データでは無く、無駄な転送、即ち冗長転送であ
り、しかもこの転送はプログラムのロード時間の長期化
とデバイス試験時間が長くなってスループットの低下要
因にもなり好ましくない。
回の初期化設定以後のＤＵＴ試験条件の変更は、転送設
定するテーブルマップ１００のデータ内容全てが新たな
設定データでは無く、無駄な転送、即ち冗長転送であ
り、しかもこの転送はプログラムのロード時間の長期化
とデバイス試験時間が長くなってスループットの低下要
因にもなり好ましくない。
【０００８】そこで、本発明が解決しようとする課題
は、初回の初期化設定以後のＤＵＴ試験条件の転送設定
において、前回設定データ値と今回設定データ値が異な
るデータのみ転送実行、即ち差分転送制御手段を設け
て、無駄な冗長転送動作を無くして高速化を実現するこ
とを目的とする。
は、初回の初期化設定以後のＤＵＴ試験条件の転送設定
において、前回設定データ値と今回設定データ値が異な
るデータのみ転送実行、即ち差分転送制御手段を設け
て、無駄な冗長転送動作を無くして高速化を実現するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、以前の被試験デバイスの試験条
件を変える複数設定データと、今回設定するの複数設定
データの中で、以前のテスターバスアドレスと同一の設
定データを除いた設定データをテスターバス６０を介し
て送出する差分転送処理手段を設ける構成手段とする。
ここで、差分転送処理手段としては、テスターバス６０
に送出した設定データと同一内容を格納する転送参照メ
モリ２０を設け、参照メモリの参照データと今回のテー
ブルマップ１００の設定データとを順次比較し、不一致
の場合にのみ実際にテスターバスＩ／Ｆ５６を起動して
テスターバス６０へ設定データを送出する差分転送制御
をＣＰＵ５４に設ける構成手段がある。これにより、複
数モジュール７０とテスターコントローラ５０間をテス
ターバス６０でインターフェースし、テスターバス６０
を介して被試験デバイスの試験条件である複数設定デー
タを各モジュール７０に送出する半導体試験装置におい
て、無駄な冗長転送動作を無くして高速化を実現する。
に、本発明の構成では、以前の被試験デバイスの試験条
件を変える複数設定データと、今回設定するの複数設定
データの中で、以前のテスターバスアドレスと同一の設
定データを除いた設定データをテスターバス６０を介し
て送出する差分転送処理手段を設ける構成手段とする。
ここで、差分転送処理手段としては、テスターバス６０
に送出した設定データと同一内容を格納する転送参照メ
モリ２０を設け、参照メモリの参照データと今回のテー
ブルマップ１００の設定データとを順次比較し、不一致
の場合にのみ実際にテスターバスＩ／Ｆ５６を起動して
テスターバス６０へ設定データを送出する差分転送制御
をＣＰＵ５４に設ける構成手段がある。これにより、複
数モジュール７０とテスターコントローラ５０間をテス
ターバス６０でインターフェースし、テスターバス６０
を介して被試験デバイスの試験条件である複数設定デー
タを各モジュール７０に送出する半導体試験装置におい
て、無駄な冗長転送動作を無くして高速化を実現する。
【００１０】また、以前の被試験デバイスの試験条件を
変える複数設定データと、今回設定するの複数設定デー
タの中で、以前のテスターバスアドレスと同一の設定デ
ータを除いた設定データをテスターバス６０を介して送
出する差分転送制御回路手段を設ける構成手段がある。
ここで、差分転送制御回路手段としては、テスターバス
６０に送出した設定データと同一内容を格納する転送参
照メモリ２０を設け、参照メモリの参照データと今回テ
ーブルマップ１００の設定データとを比較する比較手段
（比較器４２）を設け、比較手段（比較器４２）からの
不一致信号を受けて、実際にテスターバスＩ／Ｆ５６を
起動してテスターバス６０へ設定データを送出する制御
部４４を設ける構成手段がある。
変える複数設定データと、今回設定するの複数設定デー
タの中で、以前のテスターバスアドレスと同一の設定デ
ータを除いた設定データをテスターバス６０を介して送
出する差分転送制御回路手段を設ける構成手段がある。
ここで、差分転送制御回路手段としては、テスターバス
６０に送出した設定データと同一内容を格納する転送参
照メモリ２０を設け、参照メモリの参照データと今回テ
ーブルマップ１００の設定データとを比較する比較手段
（比較器４２）を設け、比較手段（比較器４２）からの
不一致信号を受けて、実際にテスターバスＩ／Ｆ５６を
起動してテスターバス６０へ設定データを送出する制御
部４４を設ける構成手段がある。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に詳細に説明する。
例と共に詳細に説明する。
【００１２】
（実施例１）本発明は、テスターコントローラ５０内
に、前回設定データを保存する転送参照メモリ２０を設
け、この参照データと今回送るべきテーブルマップ１０
０の設定データとを順次比較し、不一致の場合にのみ実
際にテスターバスＩ／Ｆ５６を起動してテスターバス６
０へ設定データを送出することで、冗長な転送動作を削
除した差分転送制御手段を追加して設けた方式である。
に、前回設定データを保存する転送参照メモリ２０を設
け、この参照データと今回送るべきテーブルマップ１０
０の設定データとを順次比較し、不一致の場合にのみ実
際にテスターバスＩ／Ｆ５６を起動してテスターバス６
０へ設定データを送出することで、冗長な転送動作を削
除した差分転送制御手段を追加して設けた方式である。
【００１３】構成は、図１に示すように、従来のテスタ
ーコントローラ５０構成に対して、前回設定データを保
存する転送参照メモリ２０と、前回との比較結果で不一
致の設定データを格納する転送実行メモリ３０と、差分
転送制御をする制御手段をＣＰＵ５４に設けた構成で成
る。
ーコントローラ５０構成に対して、前回設定データを保
存する転送参照メモリ２０と、前回との比較結果で不一
致の設定データを格納する転送実行メモリ３０と、差分
転送制御をする制御手段をＣＰＵ５４に設けた構成で成
る。
【００１４】転送参照メモリ２０は、テスターバス６０
のＮ（例えば２４）ビットアドレス空間であるＭワード
容量で、ワード幅は３２ビットのメモリを設ける。即
ち、図３のメモリ構造図に示すように、図６に示すテー
ブルマップの中で３２ビットの設定データ情報部分をそ
のまま格納する。
のＮ（例えば２４）ビットアドレス空間であるＭワード
容量で、ワード幅は３２ビットのメモリを設ける。即
ち、図３のメモリ構造図に示すように、図６に示すテー
ブルマップの中で３２ビットの設定データ情報部分をそ
のまま格納する。
【００１５】転送実行メモリ３０は、テスターバス６０
へ更新すべき設定データである差分設定データをまとめ
て格納するメモリであり、少なくとも初期設定用テーブ
ルマップ１００以外の試験条件変更テーブルマップ１０
０のメモリ容量を設け、データ幅は図６に示すテーブル
マップ１００と同様のＸ（即ちＮ＋３２）ビット幅単位
のデータで格納する。
へ更新すべき設定データである差分設定データをまとめ
て格納するメモリであり、少なくとも初期設定用テーブ
ルマップ１００以外の試験条件変更テーブルマップ１０
０のメモリ容量を設け、データ幅は図６に示すテーブル
マップ１００と同様のＸ（即ちＮ＋３２）ビット幅単位
のデータで格納する。
【００１６】次に実際の試験手順での転送動作例を説明
する。まず、ＤＵＴ試験の当初においては、初期設定す
る初期設定用テーブルマップ１００の設定データが全て
テスターバス６０に出力され、同時に転送参照メモリ２
０にも格納される。このときはＣＰＵ５４は、テーブル
マップ１００の設定データと転送参照メモリ２０の参照
データとの比較動作を行わない。以後は、転送参照メモ
リ２０への格納は、テスターバスＩ／Ｆ５６への出力動
作と連動して同一内容が書き込み更新保存される。
する。まず、ＤＵＴ試験の当初においては、初期設定す
る初期設定用テーブルマップ１００の設定データが全て
テスターバス６０に出力され、同時に転送参照メモリ２
０にも格納される。このときはＣＰＵ５４は、テーブル
マップ１００の設定データと転送参照メモリ２０の参照
データとの比較動作を行わない。以後は、転送参照メモ
リ２０への格納は、テスターバスＩ／Ｆ５６への出力動
作と連動して同一内容が書き込み更新保存される。
【００１７】これ以後の試験条件変更するテーブルマッ
プ１００の設定データに対して、ＣＰＵ５４は、差分転
送処理を実行する。即ち、次の試験条件設定起動信号５
１を受けて、内部に設定データ個数を計数する転送個数
カウンタ５５を設けてこれをクリアした後、次に再設定
する試験条件変更テーブルマップ１００の設定データを
順次読みだし、このアドレス情報に対応する転送参照メ
モリ２０アドレスの参照データを読みだし、両者の設定
データ情報を比較し、不一致の場合に、このテーブルマ
ップ１００の設定データを転送実行メモリ３０に書き込
み、転送個数カウンタ５５を＋１する。これによって転
送実行メモリ３０には、次にテスターバス６０に出力す
べき差分の設定データのみが格納されることとなる。こ
の後、ＣＰＵ５４は、転送実行メモリ３０の先頭アドレ
スから転送個数カウンタ５５の値のアドレス領域迄の差
分設定データを、順番にテスターバスＩ／Ｆ５６を経由
して実際のテスターバス６０に順次出力することで、設
定更新を実施する。これらの差分転送制御手段を設ける
ことによって、無駄な冗長転送動作が無くなり、転送時
間を短縮して高速化できる。
プ１００の設定データに対して、ＣＰＵ５４は、差分転
送処理を実行する。即ち、次の試験条件設定起動信号５
１を受けて、内部に設定データ個数を計数する転送個数
カウンタ５５を設けてこれをクリアした後、次に再設定
する試験条件変更テーブルマップ１００の設定データを
順次読みだし、このアドレス情報に対応する転送参照メ
モリ２０アドレスの参照データを読みだし、両者の設定
データ情報を比較し、不一致の場合に、このテーブルマ
ップ１００の設定データを転送実行メモリ３０に書き込
み、転送個数カウンタ５５を＋１する。これによって転
送実行メモリ３０には、次にテスターバス６０に出力す
べき差分の設定データのみが格納されることとなる。こ
の後、ＣＰＵ５４は、転送実行メモリ３０の先頭アドレ
スから転送個数カウンタ５５の値のアドレス領域迄の差
分設定データを、順番にテスターバスＩ／Ｆ５６を経由
して実際のテスターバス６０に順次出力することで、設
定更新を実施する。これらの差分転送制御手段を設ける
ことによって、無駄な冗長転送動作が無くなり、転送時
間を短縮して高速化できる。
【００１８】（実施例２）本発明は、ＣＰＵ５４内部バ
スと外部のテスターバス６０のバス転送速度の大きな違
いに着目し、ＣＰＵ５４内部バスとテスターバスＩ／Ｆ
５６の間に差分転送回路４０を挿入して設け、ＣＰＵ５
４から高速で送られてくるテーブルマップ１００の全設
定データを受けて、以前の設定データとを比較し、不一
致の場合にのみテスターバスＩ／Ｆ５６を起動してテス
ターバス６０へこの設定データを実際に送出すること
で、外部のテスターバス６０の冗長な転送動作を削除し
た差分転送制御手段としている。
スと外部のテスターバス６０のバス転送速度の大きな違
いに着目し、ＣＰＵ５４内部バスとテスターバスＩ／Ｆ
５６の間に差分転送回路４０を挿入して設け、ＣＰＵ５
４から高速で送られてくるテーブルマップ１００の全設
定データを受けて、以前の設定データとを比較し、不一
致の場合にのみテスターバスＩ／Ｆ５６を起動してテス
ターバス６０へこの設定データを実際に送出すること
で、外部のテスターバス６０の冗長な転送動作を削除し
た差分転送制御手段としている。
【００１９】差分転送回路４０の構成は、図２に示すよ
うに、従来のテスターコントローラ５０構成に対して、
転送参照メモリ２０と比較器４２と、制御部４４とで成
る。転送参照メモリ２０は、実施例１と同様に、設定デ
ータを保存更新するメモリである。比較器４２は、差分
検出用比較器であり、ＣＰＵ５４から高速で送られてく
るテーブルマップ１００の全設定データを順次受けて、
この中の設定データ情報と、この中のアドレス情報に対
応する転送参照メモリ２０アドレスの前回設定データ内
容とを比較し、不一致の場合に不一致信号を制御部４４
に供給する。
うに、従来のテスターコントローラ５０構成に対して、
転送参照メモリ２０と比較器４２と、制御部４４とで成
る。転送参照メモリ２０は、実施例１と同様に、設定デ
ータを保存更新するメモリである。比較器４２は、差分
検出用比較器であり、ＣＰＵ５４から高速で送られてく
るテーブルマップ１００の全設定データを順次受けて、
この中の設定データ情報と、この中のアドレス情報に対
応する転送参照メモリ２０アドレスの前回設定データ内
容とを比較し、不一致の場合に不一致信号を制御部４４
に供給する。
【００２０】制御部４４では、前記不一致信号を受け
て、テスターバスＩ／Ｆ５６を起動して、該設定データ
をテスターバス６０へ送出させる。ただし、当初の初期
化設定動作時は、前記不一致信号は無視しテスターバス
Ｉ／Ｆ５６は常時起動状態にする。
て、テスターバスＩ／Ｆ５６を起動して、該設定データ
をテスターバス６０へ送出させる。ただし、当初の初期
化設定動作時は、前記不一致信号は無視しテスターバス
Ｉ／Ｆ５６は常時起動状態にする。
【００２１】ところで、ＣＰＵ５４側のデータ転送速度
はＤＭＡ転送では０．１μ秒程度であり、他方テスター
バス６０の命令コード転送速度は、８ビットデータ単位
のシリアル転送方式のバスである為、およそ０．８μ秒
程かかる。この結果、従来の冗長転送部分の転送時間が
例えば１／８に短縮でき高速化できることとなる。
はＤＭＡ転送では０．１μ秒程度であり、他方テスター
バス６０の命令コード転送速度は、８ビットデータ単位
のシリアル転送方式のバスである為、およそ０．８μ秒
程かかる。この結果、従来の冗長転送部分の転送時間が
例えば１／８に短縮でき高速化できることとなる。
【００２２】（応用例）上記実施例１の説明では、 転
送参照メモリ２０の容量は、テスターバス６０のＮビッ
トアドレス空間分であるＭワード容量を設ける場合で説
明していたが、テーブルマップに格納されるアドレス情
報は特定のアドレス空間である場合が多く、所望によ
り、この特定アドレス空間のメモリ容量を設ける構成と
しても良い。
送参照メモリ２０の容量は、テスターバス６０のＮビッ
トアドレス空間分であるＭワード容量を設ける場合で説
明していたが、テーブルマップに格納されるアドレス情
報は特定のアドレス空間である場合が多く、所望によ
り、この特定アドレス空間のメモリ容量を設ける構成と
しても良い。
【００２３】また上記実施例１の説明では、転送実行メ
モリ３０を設けて、一旦このメモリに実行すべき設定デ
ータを格納する例で説明していたが、所望により、この
転送実行メモリ３０を削除し、次の試験条件設定時に順
次処理してテスターバス６０に送出しても良い。
モリ３０を設けて、一旦このメモリに実行すべき設定デ
ータを格納する例で説明していたが、所望により、この
転送実行メモリ３０を削除し、次の試験条件設定時に順
次処理してテスターバス６０に送出しても良い。
【００２４】また上記実施例１の説明では、ＣＰＵ５４
は、次の試験条件設定起動信号５１を受けて、処理を起
動し、転送実行メモリ３０に格納する例で説明していた
が、所望により、次の試験条件設定起動信号５１以前
に、予め処理する実施形態としても良い。この場合は、
デバイス試験と並行して実施するので、転送実行メモリ
３０に格納する処理時間を軽減できる。
は、次の試験条件設定起動信号５１を受けて、処理を起
動し、転送実行メモリ３０に格納する例で説明していた
が、所望により、次の試験条件設定起動信号５１以前
に、予め処理する実施形態としても良い。この場合は、
デバイス試験と並行して実施するので、転送実行メモリ
３０に格納する処理時間を軽減できる。
【００２５】また上記実施例１、２の説明では、変更の
ある設定データを検出し、この設定データのみをテスタ
ーバス６０に送出する例で説明していたが、設定データ
の中には変更の無い設定データを含んでシーケンシャル
に送出すべき形式のものもある。これに対応する為に、
図４のテーブルマップ１００の設定データ配列構造図に
示すように、タグビットを追加して付与しておき、この
タグの有無により、無条件でテスターバス６０に送出す
べきか否かを制御可能にして実施例１の処理、あるいは
実施例２の回路を設けて実現する構成としても良い。
ある設定データを検出し、この設定データのみをテスタ
ーバス６０に送出する例で説明していたが、設定データ
の中には変更の無い設定データを含んでシーケンシャル
に送出すべき形式のものもある。これに対応する為に、
図４のテーブルマップ１００の設定データ配列構造図に
示すように、タグビットを追加して付与しておき、この
タグの有無により、無条件でテスターバス６０に送出す
べきか否かを制御可能にして実施例１の処理、あるいは
実施例２の回路を設けて実現する構成としても良い。
【００２６】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。実
施例１、２の転送参照メモリ２０は、以前にテスターバ
ス６０に送出した設定データ内容を格納して参照用デー
タとしての役割を持つ。実施例１の転送実行メモリ３０
は、更新設定すべき設定データ、即ち差分設定データを
まとめて格納する役割を持つ。
ているので、下記に記載されるような効果を奏する。実
施例１、２の転送参照メモリ２０は、以前にテスターバ
ス６０に送出した設定データ内容を格納して参照用デー
タとしての役割を持つ。実施例１の転送実行メモリ３０
は、更新設定すべき設定データ、即ち差分設定データを
まとめて格納する役割を持つ。
【００２７】実施例１の差分転送処理を実行するＣＰＵ
５４は、試験条件変更テーブルマップ１００の設定デー
タ内容と、このアドレス情報に対応する転送参照メモリ
２０アドレスの参照データを比較し、更新すべき設定デ
ータのみを抽出処理する作用を持ち、また、更新すべき
設定データをテスターバス６０に出力する作用を持ち、
これにより差分転送処理を実現する。
５４は、試験条件変更テーブルマップ１００の設定デー
タ内容と、このアドレス情報に対応する転送参照メモリ
２０アドレスの参照データを比較し、更新すべき設定デ
ータのみを抽出処理する作用を持ち、また、更新すべき
設定データをテスターバス６０に出力する作用を持ち、
これにより差分転送処理を実現する。
【００２８】実施例１において、ＣＰＵ５４に今回送る
べきテーブルマップ１００の設定データと、以前に送出
した設定データを比較し、同一設定データの場合は、テ
スターバス６０の動作を実行させない差分転送制御処理
手段を設けることにより、テスターバス６０の動作時間
を削減でき、これにより冗長転送時間の短縮が計れる利
点が得られる。
べきテーブルマップ１００の設定データと、以前に送出
した設定データを比較し、同一設定データの場合は、テ
スターバス６０の動作を実行させない差分転送制御処理
手段を設けることにより、テスターバス６０の動作時間
を削減でき、これにより冗長転送時間の短縮が計れる利
点が得られる。
【００２９】実施例２において、ＣＰＵ５４内部バスと
テスターバスＩ／Ｆ５６の間に差分転送回路４０を挿入
して設けた差分転送制御回路手段では、同一設定データ
の場合は、テスターバス６０の動作を実行させないこと
により、比較的低速なテスターバス６０の動作時間を削
減でき、これにより冗長転送時間部分が数分の１程度に
短縮高速化できる効果が得られる。
テスターバスＩ／Ｆ５６の間に差分転送回路４０を挿入
して設けた差分転送制御回路手段では、同一設定データ
の場合は、テスターバス６０の動作を実行させないこと
により、比較的低速なテスターバス６０の動作時間を削
減でき、これにより冗長転送時間部分が数分の１程度に
短縮高速化できる効果が得られる。
【００３０】これらにより、以前設定データ値と今回設
定データ値が異なるデータのみ転送、即ち差分転送制御
が実現でき、従来のような無駄な冗長転送動作を無くし
て高速化が実現できる利点が得られる。
定データ値が異なるデータのみ転送、即ち差分転送制御
が実現でき、従来のような無駄な冗長転送動作を無くし
て高速化が実現できる利点が得られる。
【図１】本発明の、冗長な転送動作を削除した差分転送
処理構成図である。
処理構成図である。
【図２】本発明の、冗長な転送動作を削除した差分転送
ブロック構成図である。
ブロック構成図である。
【図３】本発明の、転送参照メモリ２０の参照データ配
列構造図である。
列構造図である。
【図４】本発明の、タグビットを付加したテーブルマッ
プ１００の設定データ配列構造図である。
プ１００の設定データ配列構造図である。
【図５】従来の、試験条件を変えるテーブルマップ１０
０の設定データの転送を説明する構成概要図である。
０の設定データの転送を説明する構成概要図である。
【図６】テスタバスに送出するテーブルマップ１００の
設定データの配列図例である。
設定データの配列図例である。
２０ 転送参照メモリ ３０ 転送実行メモリ ４０ 差分転送回路 ４２ 比較器 ４４ 制御部 ５０ テスターコントローラ ５１ 試験条件設定起動信号 ５４ ＣＰＵ ５５ 転送個数カウンタ ６０ テスターバス ７０ モジュール １００ テーブルマップ
Claims (4)
- 【請求項１】 複数モジュールとテスターコントローラ
間をテスターバスでインターフェースし、該テスターバ
スを介して被試験デバイスの試験条件である複数設定デ
ータを各モジュールに送出する半導体試験装置におい
て、 以前の試験条件を変える複数設定データと、今回設定す
るの複数設定データの中で、以前のテスターバスアドレ
スと同一の設定データを除いた設定データをテスターバ
スを介して送出する差分転送処理手段を設け、 以上を具備していることを特徴とした半導体試験装置。 - 【請求項２】 複数モジュールとテスターコントローラ
間をテスターバスでインターフェースし、該テスターバ
スを介して被試験デバイスの試験条件である複数設定デ
ータを各モジュールに送出する半導体試験装置におい
て、 以前の試験条件を変える複数設定データと、今回設定す
るの複数設定データの中で、以前のテスターバスアドレ
スと同一の設定データを除いた設定データをテスターバ
スを介して送出する差分転送制御回路手段を設け、 以上を具備していることを特徴とした半導体試験装置。 - 【請求項３】 差分転送処理手段は、テスターバスに送
出した設定データと同一内容を格納する転送参照メモリ
を設け、 該参照メモリの参照データと今回の設定データとを順次
比較し、不一致の場合にテスターバスへ該設定データを
送出する差分転送制御をＣＰＵに設け、 以上を具備していることを特徴とした請求項１記載の半
導体試験装置。 - 【請求項４】 差分転送制御回路手段は、 テスターバスに送出した設定データと同一内容を格納す
る転送参照メモリを設け、 該参照メモリの参照データと今回設定データとを比較す
る比較手段を設け、 該比較手段からの不一致信号を受けて、テスターバスへ
該設定データを送出する制御部を設け、 以上を具備していることを特徴とした請求項３記載の半
導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7274663A JPH0989999A (ja) | 1995-09-28 | 1995-09-28 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7274663A JPH0989999A (ja) | 1995-09-28 | 1995-09-28 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0989999A true JPH0989999A (ja) | 1997-04-04 |
Family
ID=17544830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7274663A Pending JPH0989999A (ja) | 1995-09-28 | 1995-09-28 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0989999A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6536020B2 (en) | 1999-12-03 | 2003-03-18 | Fujitsu Limited | Efficient generation of optimum test data |
| JP2008268185A (ja) * | 2007-03-22 | 2008-11-06 | Nec Electronics Corp | テスト回路、パタン生成装置、及びパタン生成方法 |
| JP2009053035A (ja) * | 2007-08-27 | 2009-03-12 | Yokogawa Electric Corp | Ｉｃテスタ |
| US7562350B2 (en) | 2000-12-15 | 2009-07-14 | Ricoh Company, Ltd. | Processing system and method using recomposable software |
| CN102193057A (zh) * | 2010-01-26 | 2011-09-21 | 爱德万测试株式会社 | 测试装置及测试方法 |
| US8258803B2 (en) | 2010-01-26 | 2012-09-04 | Advantest Corporation | Test apparatus and test method |
| WO2017035927A1 (zh) * | 2015-09-01 | 2017-03-09 | 沈阳拓荆科技有限公司 | 一种互锁电路测试设备及测试方法 |
-
1995
- 1995-09-28 JP JP7274663A patent/JPH0989999A/ja active Pending
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| US8258802B2 (en) | 2010-01-26 | 2012-09-04 | Advantest Corporation | Test apparatus and test method |
| US8258803B2 (en) | 2010-01-26 | 2012-09-04 | Advantest Corporation | Test apparatus and test method |
| WO2017035927A1 (zh) * | 2015-09-01 | 2017-03-09 | 沈阳拓荆科技有限公司 | 一种互锁电路测试设备及测试方法 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040727 |