CN1344416A - 电子电路内装自测试的装置和方法 - Google Patents

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Abstract

本发明涉及既包含组合逻辑电路10也包含存储器12的电子电路的内装的自测试装置和方法,其中,为逻辑电路10和存储器12提供一公共自测试电路,并且同时进行逻辑电路和存储器的自测试。

Description

电子电路内装自测试的装置和方法
本发明涉及既包含组合逻辑电路也包含存储器的电子电路的内装自测试的装置和方法。
迄今为止，在既包含组合逻辑电路也包含存储器(RAM和/或ROM)的这种电子电路的内装自测试(Built-in Selftest＝BIST)的测试逻辑电路的硬件开销异常高，因为组合逻辑电路和根据技术现状在同一电路内包含的存储器始终彼此独立测试。根据技术现状既有用于逻辑电路测试的自测试电路也有只测试存储器部分的独立自测试电路。与此相应自然伴有显著较高的电路开销和大多也较多的测试时间。
因此，本发明的任务是提供既包含组合逻辑电路也包含存储器的电子电路的内装自测试的一种装置和一种方法，其中具有显著减小的硬件开销的这种装置和这种方法应当是可实现的，而且优先用于自测试的时间花费也应减小。
根据本发明，本任务通过这种装置解决，其中为逻辑电路和存储器提供公共的自测试电路。
自测试电路包含既与逻辑电路也与存储器连接的伪随机样本发生器。按照这方式，现在只需要唯一的一个伪随机样本发生器。
当自测试用的控制逻辑电路既与伪随机样本发生器也与存储器寻址用的计数器连接时，这是有利的。
首先，逻辑电路和存储器的输出与公共的特征标记寄存器相连。按这种方式一只特征标记寄存器已足够。
这时，不仅特征标记寄存器而且伪随机样本发生器由反馈连接的移位寄存器组成是特别有利的。
此外，本发明通过这样的电路的内建自测试的方法解决本任务，其中同时并最大程度通过相同的硬件测试逻辑电路和存储器。
这时借助时钟控制自测试是特别有利的，该时钟对用于存储器寻址的计数器或伪随机样本发生器提供时钟节拍，该伪随机样本发生器既为组合逻辑电路也为存储器提供输入数据。
这时，组合逻辑电路和存储器的输出数据输入到在其中压缩这些数据的特征标记寄存器是特别有利的。按照这种方式一个唯一的特征标记寄存器已足够用于全部自测试。
当计数器确定把伪随机发生器的数据写入其上的存储器的地址时，则产生特别一目了然的自测试操作顺序。
当计数器的峰值位决定是否写入存储器或由存储器读出，使得在计数器逐一计数时首先写入所有存储器地址，随后读出时，这是特别有利的。因此当计数器向上顺序计数时，写状态相当于0时的峰值位，而读状态相当于1时的峰值位。当计数器向下(即倒退)计数时，峰值位1必须意味着写入，而峰值位0意味着读出。
此外，通过计数器溢出确定自测试结束是特别有利的。
反馈连接的移位寄存器分别用作特征标记寄存器和伪随机发生器。
本发明依靠在附图中描述的实施例详细说明如下。即：
图1示出本发明自测试电路的概略方框图；
图2示出图1的本发明自测试电路的详细细节图。
如图1所示，本发明用作既包含组合逻辑电路10也包含存储器(RAM和/或ROM)12的电子电路的内装自测试的测试电路(BIST)。内装的自测试的全部过程由BIST控制逻辑电路14控制(在图2未示出)。此外，控制逻辑电路14支配对其它的、用于实现自测试的电路部件的数据的存取可能性。这部件是伪随机样本发生器(PRPG)16，计数器18和特征标记寄存器20。
如图2详细示出的那样，伪随机样本发生器16的输出与组合的逻辑电路10和存储器12的数据输入相连。组合的逻辑电路10的输出和存储器12的数据输出与特征标记寄存器20相连。计数器18用其峰值位(MSB)与存储器12的读/写控制器输入相连，而计数器18的所有其它位与存储器12的地址输入相连。
这种自测试的操作过程，例如在用作CPU(中央处理器)的指令高速保存的电路情况下，如下所示：
自测试过程通过控制逻辑电路14控制。在启动时，由逻辑电路10和存储器12构成的应测试的模块以及用于存储器12寻址的计数器18，伪随机样本发生器(PRPG)16和特征标志寄存器20被复位。在测试期间对计数器提供时钟脉冲并由此逐一计数。这时计数器读数用于选择存储器12的所有存储器位置，并且在写-读存储器(RAM)情况下，也在写和读之间变换。为此，例如应用计数器18的峰值位(MSB)或谷值位。与此并行，组合逻辑电路10，也如技术现状那样，通常用由伪随机样本发生器16的伪随机样本激励。然而，根据本发明把伪随机样本发生器16的相同的输出数据同时用于描述(beschreiben)存储器12。
组合逻辑电路10和存储器12的输出通向在其中压缩并储存相应输出数据的特征标志寄存器20。在其持续时间由控制逻辑电路或通过计数器18控制的自测试操作过程后，例如通过识别计数器18的溢出或通过识别一定的计数器读数，通过比较器把特征标记寄存器的内容与参考值进行比较。
优先，反馈连接的移位寄存器，例如线性或非线性反馈连接的移位寄存器或峰窝式自动器用作伪随机数发生器和用作特征标记寄存器。当存储器涉及只读存储器(ROM)，作为存储器可以测试任何的存储器，计数器18的读数用于读存取的相继寻址。
这里主要选择以下的进行方式：
在自测试启动时，又重复位所有部件。其余的测试操作过程主要由计数器18控制。在启动计数器时，复位特征标志寄存器20，而且伪随机数发生器16由控制逻辑电路14用初始值加载。每次当计数器继续计数时，随机数发生器16产生一个测试样本(Testmuster)，该样本供给组合逻辑电路10的输入。同时，样本写入到存储器12内。这时计数器读数决定在存储器12内的地址。用计数器18的峰值位(MSB)区分写入和读出(首先，存储器用样本写入，随后必须读出全部存储器)。
这时，计数器可以或从计数器读数0开始向上计数，随后，峰值位0相当于写状态，而峰值位1相当于读状态。反之，当然计数器也可以从计数器读数1111……出发往下数。这时只需交换读和写的峰值位的分配。同时，组合的逻辑电路10的输出以及存储器12的数据输出总线(在读情况下)传递到特征标志寄存器20，并在那里被压缩。
当计数器18运行结束时(例如在计数器溢出或在计数器递减计数到0时)或在达到预先确定的计数器读数时中止自测试。随后可以读出特征标志寄存器的内容，并与参考值进行比较，该参考值例如可以通过模拟确定。
因此，根据本发明，组合的逻辑电路和嵌入其内的存储器，不再彼此独立地被测试，即通过不同的测试硬件以及若可能也还可以时间上依次地并同时和最大限度地在应用相同的测试硬件情况下。由此可以避免可观的双倍的电路开销(例如特征标志寄存器，测试时间计数器，控制逻辑电路)，并且两部件的自测试必定同时举行。此外，由此产生的结果是可观的测试时间的节约。

Claims (12)

1.用于包含组合逻辑电路(10)和存储器(12)的电子电路的内装自测试的装置，其特征为，为逻辑电路(10)和存储器(12)提供一公共的自测试电路。
2.根据权利要求1所述的装置，其特征为，自测试电路包含伪随机样本发生器(16)，该发生器既与逻辑电路(10)，也与存储器(12)连接。
3.根据权利要求2所述的装置，其特征为，用于自测试的控制逻辑电路(14)既与伪随机样本发生器(16)连接也与用于存储器(12)寻址的计数器(18)相连。
4.根据权利要求1到3之一所述的装置，其特征为，逻辑电路(10)和存储器(12)的输出与公共特征标志寄存器(20)相连。
5.根据权利要求4所述的装置，其特征为，无论特征标志寄存器(20)或伪随机样本发生器(16)由反馈连接的移位寄存器构成。
6.用于包含组合的逻辑电路(10)和存储器(12)的电子电路的内装自测试的方法，其特征为，逻辑电路(10)和存储器(12)同时并最大限度地通过相同硬件测试。
7.根据权利要求6所述的方法，其特征为，自测试借助时钟控制，该时钟既对用于存储器(12)寻址的计数器(18)也对伪随机数发生器(16)提供时钟脉冲，该伪随机数发生器既对组合逻辑电路(10)也对存储器(12)提供输入数据。
8.根据权利要求7所述的方法，其特征为，组合的逻辑电路(10)和存储器(12)的输出数据，输入到在其内压缩这些数据的特征标志寄存器(20)。
9.根据权利要求7或8所述的方法，其特征为，计数器(18)决定伪随机数发生器(16)的数据写入其上的存储器(12)的地址。
10.根据权利要求9所述的方法，其特征为，计数器(18)的峰值位决定是否写入到存储器(12)或由存储器(12)读出，以便在存储器(18)逐一计数时首先描述(beschreiben)所有存储器地址，并随后读出。
11.根据权利要求(9)或(10)所述的方法，其特征为，自测试结束通过计数器(18)的溢出决定。
12.根据权利要求7到11之一所述的方法，其特征为，反馈连接的移位寄存器分别用作特征标志寄存器(20)和用作伪随机发生器(16)。
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