JPS623500A - メモリカ−ド試験装置 - Google Patents
メモリカ−ド試験装置Info
- Publication number
- JPS623500A JPS623500A JP60142043A JP14204385A JPS623500A JP S623500 A JPS623500 A JP S623500A JP 60142043 A JP60142043 A JP 60142043A JP 14204385 A JP14204385 A JP 14204385A JP S623500 A JPS623500 A JP S623500A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory card
- test
- under test
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Feeding And Guiding Record Carriers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置のメモリカードの試験装置に関
し、特に、複数の被試験カードを連続的に検査を実行さ
せるメモリカード試験の制御方法に関する。
し、特に、複数の被試験カードを連続的に検査を実行さ
せるメモリカード試験の制御方法に関する。
本発明は、アドレス情報とデータ情報との試験パターン
を発生して被試験メモリカードに入力させて検査を行う
メモリカード試験装置において、複数の被試験メモリカ
ードを逐次的に検査を行うように試験パターンを配分供
給することにより、複数の被試験メモリカードを１回の
メモリカード着脱操作で検査して、検査能率の向上と着
脱操作の無人化を容易にするものである。
を発生して被試験メモリカードに入力させて検査を行う
メモリカード試験装置において、複数の被試験メモリカ
ードを逐次的に検査を行うように試験パターンを配分供
給することにより、複数の被試験メモリカードを１回の
メモリカード着脱操作で検査して、検査能率の向上と着
脱操作の無人化を容易にするものである。
従来、メモリカード試験装置は第２図にそのブロック構
成図を示すように、試験パターン発生手段としてアドレ
ス発生回路、データ発生回路、制御信号発生回路および
比較回路が含まれているみみであるので、これら回路で
発生されている情報は１枚の被試験メモリカードに供給
され、１回の試験で検査される被試験メモリカードの数
量は１枚に限られていた。
成図を示すように、試験パターン発生手段としてアドレ
ス発生回路、データ発生回路、制御信号発生回路および
比較回路が含まれているみみであるので、これら回路で
発生されている情報は１枚の被試験メモリカードに供給
され、１回の試験で検査される被試験メモリカードの数
量は１枚に限られていた。
しかし、このように１回の試験操作で１枚のメモリカー
ドの試験しか行わない場合には、メモリカード１枚ごと
にメモリカードの着脱を行う必要があるため、メモリカ
ードの試験操作時間に対する着脱の工数が大きくなる欠
点がある。
ドの試験しか行わない場合には、メモリカード１枚ごと
にメモリカードの着脱を行う必要があるため、メモリカ
ードの試験操作時間に対する着脱の工数が大きくなる欠
点がある。
本発明はこの欠点を解決するため、１回の試験操作で複
数のメモリカードの検査を行うことができ、メモリカー
ドの検査能率を向上し、無人化装置の導入が容易になる
メモリカード試験装置を提供することを目的とする。
数のメモリカードの検査を行うことができ、メモリカー
ドの検査能率を向上し、無人化装置の導入が容易になる
メモリカード試験装置を提供することを目的とする。
本発明のメモリカード試験装置は被試験メモリカードを
複数枚連続的に検査を実行させるために、試験パターン
発生回路内にカード選択回路、制御信号発生回路、制御
信号分配回路、アドレス発生回路、データ発生回路、出
力選択回路、比較回路および比較結果表示回路を含み、
カード選択回路内では任意に初期値および最大値が設定
でき本回路の初期値は最大値まで＋１ずつ増加し、制御
信号発生回路内で発生されるカードイネーブル信号を制
御信号配分回路にて分配し、順次被試験メモリカードに
供給する機能を有することを特徴とする。
複数枚連続的に検査を実行させるために、試験パターン
発生回路内にカード選択回路、制御信号発生回路、制御
信号分配回路、アドレス発生回路、データ発生回路、出
力選択回路、比較回路および比較結果表示回路を含み、
カード選択回路内では任意に初期値および最大値が設定
でき本回路の初期値は最大値まで＋１ずつ増加し、制御
信号発生回路内で発生されるカードイネーブル信号を制
御信号配分回路にて分配し、順次被試験メモリカードに
供給する機能を有することを特徴とする。
すなわち、本発明は、アドレス情報の試験パターンを発
生するアドレス発生回路と、データ情報の試験パターン
を発生するデータ発生回路と、これらの試験パターンを
被試験メモリカードに供給してメモリカードの試験を行
う制御信号を発生する制御信号発生回路と、上記メモリ
カード試験による出力と上記データ発生回路の出力とを
比較して被試験メモリカードの良否を比較する比較回路
とを備えたメモリカード試験装置において、複数の被試
験メモリカードを選択する選択回路と、この選択回路の
出力により制御され上記制御信号発生回路の出力を上記
複数の被試験メモリカードに逐次的に配分する制御信号
配分回路と、上記メモリカード試験の出力のうち上記制
御信号配分回路によってその時点で配分されている被試
験メモリカードのものを選択する出力選択回路とを備え
たことを特徴とする。
生するアドレス発生回路と、データ情報の試験パターン
を発生するデータ発生回路と、これらの試験パターンを
被試験メモリカードに供給してメモリカードの試験を行
う制御信号を発生する制御信号発生回路と、上記メモリ
カード試験による出力と上記データ発生回路の出力とを
比較して被試験メモリカードの良否を比較する比較回路
とを備えたメモリカード試験装置において、複数の被試
験メモリカードを選択する選択回路と、この選択回路の
出力により制御され上記制御信号発生回路の出力を上記
複数の被試験メモリカードに逐次的に配分する制御信号
配分回路と、上記メモリカード試験の出力のうち上記制
御信号配分回路によってその時点で配分されている被試
験メモリカードのものを選択する出力選択回路とを備え
たことを特徴とする。
複数の被試験メモリカードに対して、試験パターンを供
給してその出力を試験パターンの期待値と比較して被試
験メモリカードの良否を判別する際に、各被試験メモリ
カードに供給される試験パターンを制御するカードイネ
ーブル信号を複数の被試験メモリカードに対して逐次的
に配分するようにすれば、１回の着脱操作によりメモリ
カード試験装置内に挿入された複数の被試験メモリカー
ドを連続的に検査することができる。
給してその出力を試験パターンの期待値と比較して被試
験メモリカードの良否を判別する際に、各被試験メモリ
カードに供給される試験パターンを制御するカードイネ
ーブル信号を複数の被試験メモリカードに対して逐次的
に配分するようにすれば、１回の着脱操作によりメモリ
カード試験装置内に挿入された複数の被試験メモリカー
ドを連続的に検査することができる。
本発明の一実施例について図面を参照して説明する。
第１図は本発明一実施例のブロック構成図であり、Ｎ枚
の被試験メモリカード９へ供給される試験パターンは、
アドレス発生回路４とデータ発生回路５によりアドレス
情報２３と書込みデータ２４、期待値２５が発生され、
制御信号発生回路２では被試験メモリカードに供給する
読取り／書込み制御情報およびカードイネーブル信号２
２を発生し、このカードイネーブル信号により選択され
る被試験メモリカードのみがイネーブルされ、書込みお
よび続出しの動作が実行される。
の被試験メモリカード９へ供給される試験パターンは、
アドレス発生回路４とデータ発生回路５によりアドレス
情報２３と書込みデータ２４、期待値２５が発生され、
制御信号発生回路２では被試験メモリカードに供給する
読取り／書込み制御情報およびカードイネーブル信号２
２を発生し、このカードイネーブル信号により選択され
る被試験メモリカードのみがイネーブルされ、書込みお
よび続出しの動作が実行される。
ここに本発明の特徴とするところは、第１図において、
アドレス発生回路４、書込みデータ２４はＮ枚の被試験
カードに共通に供給され、制御信号発生回路２よりのカ
ードイネーブル信号２２をカード選択回路ｌよりの選択
情報２１により制御信号分配回路３により分配すること
により、被試験メモリカード９のＮ枚のカード（カード
番号１よりＮまで）へ順次供給するとともに被試験メモ
リカード９よりの出力は出力選択回路６により現在イネ
ーブルされている被試験メモリカードの出力のみが選択
され、比較回路７により期待値データ２５と比較される
ことにある。
アドレス発生回路４、書込みデータ２４はＮ枚の被試験
カードに共通に供給され、制御信号発生回路２よりのカ
ードイネーブル信号２２をカード選択回路ｌよりの選択
情報２１により制御信号分配回路３により分配すること
により、被試験メモリカード９のＮ枚のカード（カード
番号１よりＮまで）へ順次供給するとともに被試験メモ
リカード９よりの出力は出力選択回路６により現在イネ
ーブルされている被試験メモリカードの出力のみが選択
され、比較回路７により期待値データ２５と比較される
ことにある。
なお、比較回路７により比較結果は比較結果表示回路８
に検査結果として表示される。
に検査結果として表示される。
いま、カード選択回路１の初期値を０とし最大値をＮと
して、試験を実施すると選択情報２１の値がＯのときは
被試験カード９のカード番号１のカードのみが検査され
、つぎに選択情報を＋１増加させることにより最大値Ｎ
までＮ枚の被試験メモリカードが連続的に検査を実行す
ることができる。
して、試験を実施すると選択情報２１の値がＯのときは
被試験カード９のカード番号１のカードのみが検査され
、つぎに選択情報を＋１増加させることにより最大値Ｎ
までＮ枚の被試験メモリカードが連続的に検査を実行す
ることができる。
メモリカードの着脱に、ロボット装置を利用する場合に
は、着脱に要する時間は１枚ごとに操作する時間も複数
枚のものを１回で操作する時間も枚数Ｎの値が適当であ
れば両者の差は少ない・したがって１枚当たりの着脱に
要する時間番ま複数枚ごとに操作する場合の方が短くな
る。
は、着脱に要する時間は１枚ごとに操作する時間も複数
枚のものを１回で操作する時間も枚数Ｎの値が適当であ
れば両者の差は少ない・したがって１枚当たりの着脱に
要する時間番ま複数枚ごとに操作する場合の方が短くな
る。
以上説明したように、本発明は、複数枚の被試験メモリ
カードを連続的に検査することにより、被試験カードの
検査能率が向上するとともに、着脱操作の時間間隔を長
くすることができ、ロボット装置の導入が容易となり検
査の無人化を図れる効果がある。
カードを連続的に検査することにより、被試験カードの
検査能率が向上するとともに、着脱操作の時間間隔を長
くすることができ、ロボット装置の導入が容易となり検
査の無人化を図れる効果がある。
第１図は本発明の一実施例のブロック構成図。
第２図は従来例のブロック構成図。
１・・・カード選択回路、２・・・制御信号発生回路、
３・・・制御信号分配回路、４・・・アドレス発生回路
、５・・・データ発生回路、６・・・出力選択回路、７
・・・比較回路、８・・・比較結果表示回路、９・・・
被試験メモリカード、２１・・・選択情報、２２・・・
カードイネーブル信号、２３・・・アドレス情報、２４
・・・書込みデータ、２５・・・期待値データ。
３・・・制御信号分配回路、４・・・アドレス発生回路
、５・・・データ発生回路、６・・・出力選択回路、７
・・・比較回路、８・・・比較結果表示回路、９・・・
被試験メモリカード、２１・・・選択情報、２２・・・
カードイネーブル信号、２３・・・アドレス情報、２４
・・・書込みデータ、２５・・・期待値データ。
Claims (1)
- （１）アドレス情報の試験パターンを発生するアドレス
発生回路と、 データ情報の試験パターンを発生するデータ発生回路と
、 これらの試験パターンを被試験メモリカードに供給して
メモリカードの試験を行う制御信号を発生する制御信号
発生回路と、 上記メモリカード試験による出力と上記データ発生回路
の出力とを比較して被試験メモリカードの良否を比較す
る比較回路と を備えたメモリカード試験装置において、 複数の被試験メモリカードを選択する選択回路と、 この選択回路の出力により制御され上記制御信号発生回
路の出力を上記複数の被試験メモリカードに逐次的に配
分する制御信号配分回路と、上記メモリカード試験の出
力のうち上記制御信号配分回路によってその時点で配分
されている被試験メモリカードのものを選択する出力選
択回路と を備えたことを特徴とするメモリカード試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142043A JPS623500A (ja) | 1985-06-28 | 1985-06-28 | メモリカ−ド試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142043A JPS623500A (ja) | 1985-06-28 | 1985-06-28 | メモリカ−ド試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623500A true JPS623500A (ja) | 1987-01-09 |
Family
ID=15306057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142043A Pending JPS623500A (ja) | 1985-06-28 | 1985-06-28 | メモリカ−ド試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01156853A (ja) * | 1987-12-14 | 1989-06-20 | Pfu Ltd | メモリカード試験装置 |
| WO1989010593A1 (en) * | 1988-04-28 | 1989-11-02 | Fanuc Ltd | Memory testing system |
-
1985
- 1985-06-28 JP JP60142043A patent/JPS623500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01156853A (ja) * | 1987-12-14 | 1989-06-20 | Pfu Ltd | メモリカード試験装置 |
| WO1989010593A1 (en) * | 1988-04-28 | 1989-11-02 | Fanuc Ltd | Memory testing system |
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