JPH116852A

JPH116852A - 試験データ印加回路

Info

Publication number: JPH116852A
Application number: JP10124524A
Authority: JP
Inventors: Ulrich Knoch; ウルリッヒ・クノッホ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-05-22
Filing date: 1998-05-07
Publication date: 1999-01-12
Also published as: EP0882991A1; DE69700149T2; DE69700149D1; EP0882991B1; US6065144A

Abstract

(57)【要約】【課題】必要なメモリ・サイズが小さい改良された試験
装置を提供する。【解決手段】圧縮解除回路２００において、冗長性情報
は冗長性メモリ２３０中に記憶されるが、冗長性のない
情報は圧縮解除回路２００向けのライン１７０上の入力
信号として与えられる。冗長性のない情報は、例えばベ
クトル・メモリ１１０中に、または他の適切なメモリ中
に記憶することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にデバイスを
試験するためにデバイスに試験データを印加することに
関する。

【０００２】

【従来の技術】たいていの適用分野において、集積回路
（ＩＣ）またはその他の電子デバイスは、生産後および
使用前に試験される。図１に、通常の試験装置１０の概
略図を示す。試験装置１０はテスタ（ＩＣテスタ）２０
と、ＩＣまたは何か他の電子デバイスである被試験デバ
イス（ＤＵＴ）３０とを備える。テスタ２０は信号発生
装置４０と、信号受信装置５０と、信号解析装置６０と
を備える。

【０００３】ＤＵＴ３０はテスタ２０の信号発生器４０
からライン７０上にＤＵＴ入力信号を受信し、この信号
を処理し、ＤＵＴ出力信号を発生する。この出力信号は
ライン８０を介してテスタ２０の信号受信装置５０によ
って受信される。信号解析装置６０はＤＵＴ入力信号ま
たはそれから誘導される対応信号を、信号発生装置４０
からのライン９０上に受信し、ＤＵＴ出力信号またはそ
れから誘導される対応信号を、信号受信装置５０からの
ライン９５上に受信する。信号解析装置６０は例えばこ
の信号を比較することによって、この信号を解析する。
従って、テスタ２０はＤＵＴ３０の特性および品質につ
いての結論を出すことができる。

【０００４】話を簡単にするために、本明細書に使用さ
れる術語「ライン」は、あらゆる種類の物理接続を指す
ことを理解されたい。いくつかの適用分野において、ラ
インは多少とも複雑なデータ・バスによって実施され
る。

【０００５】ＤＵＴ入力信号およびＤＵＴ出力信号はま
た、ベクトル・データとも呼ばれ、１以上の単一個別ベ
クトルを備える。個別ベクトルそれぞれは、所与の時点
でＤＵＴ３０の入力に加えられる信号状態、またはＤＵ
Ｔ３０によって出力に印加される信号状態を表す。

【０００６】ＤＵＴ３０に試験データを印加するいくつ
かの試験方法が当業者には周知である。いわゆる「並列
試験」の場合、ＤＵＴ入力データはＤＵＴ３０の入力に
印加され、ＤＵＴ出力が観察される。スキャン試験中、
ＤＵＴ３０の内部状態を直接変更したり、または直接監
視することができる。スキャン試験を可能にするＤＵＴ
３０は、直列方式で書込可能な特殊な記憶デバイスを必
要とする。この記憶デバイスはまた直列読出し可能であ
る。この特殊な記憶デバイスは通常の記憶デバイス（フ
リップフロップ）よりも大きなシリコン面積を必要とす
る。付加的に必要とされる面積を縮小するために、境界
スキャン（バウンダリー・スキャン）が実施されること
が多い。境界スキャン・デバイスには、このデバイスの
入力および出力に書込み可能なフリップフロップがある
だけである。基板上のＤＵＴ３０の境界で、ある状態を
直接変化したり監視したりするために、基板試験中、境
界スキャン試験が使用されることが多い。

【０００７】いくつかの適用分野において、信号解析装
置６０は信号発生装置４０から予想されるＤＵＴ出力信
号を受信し、この信号を信号受信装置５０が受信する実
際のＤＵＴ出力信号と比較する。ＤＵＴ３０が予想され
る方式で作動している場合、予想されるＤＵＴ出力信号
はＤＵＴ出力信号として予想される信号を表す。試験
中、実際に受信されるＤＵＴ出力信号は、例えば引き続
き予想されるＤＵＴ出力信号と比較される。信号が合致
しない場合、ＤＵＴは機能的故障を有しているとみなさ
れ、試験はフェイル（不合格）となる。

【０００８】図２に、当業者には周知のＤＵＴ入力信号
を発生するための典型的な回路を示す。ＤＵＴ入力信号
はベクトル・プロセッサ１００の制御下で生成される。
マイクロプロセッサによるプログラムの処理と同様に、
ベクトル・プロセッサ１００は一連の命令を処理し、要
求に応じてベクトル・メモリ１１０に記憶されたデータ
がライン１２０を介して取り出されるが、適切にフォー
マットすることが必要なこともある。最後にＤＵＴ入力
信号がＤＵＴ３０へのライン７０上に印加される。ＤＵ
Ｔ入力信号、または、それから誘導され予想されるＤＵ
Ｔ出力信号を備えるか表すかする信号も、ライン９０上
に印加される。

【０００９】ベクトル・メモリ１１０は、ＤＵＴ３０に
印加される任意の種類のデータになり得る１以上のベク
トル・シーケンスを備えるベクトル・データを記憶す
る。たいていの場合、ベクトル・メモリ１１０がランダ
ム・アクセス・メモリ（ＲＡＭ）などの半導体メモリに
よって実施され、その内容を柔軟に、かつ迅速に変更で
きるようになる。ベクトル・データはベクトル・メモリ
１１０中の予め定義されたアドレスに記憶される。ベク
トル・プロセッサ１００がライン１２０上のそれぞれの
アドレス・ワードをベクトル・メモリ１１０に印加した
場合、このアドレスに対応するベクトル・データが、ラ
イン１２０上のベクトル・メモリ１１０の出力で使用可
能になる。このベクトル・データは、ベクトル・プロセ
ッサ１００によってさらに処理され、ＤＵＴ３０を試験
するためのＤＵＴ入力信号として、または予想されるＤ
ＵＴ出力信号として供給される。

【００１０】テスタ２０の価格は、ＤＵＴ３０に関する
試験データを記憶するのに必要なメモリの大きさにより
大きく左右される。とりわけ、高価な半導体メモリを用
いるときには、必要なメモリの大きさを小さくすること
がきわめて望ましい。

【００１１】ベクトル・メモリ１１０の大きさは、ベク
トル・プロセッサ１００に適したコマンドまたは命令を
実施することによって縮小できることが、当業者には知
られている。ＤＵＴ３０を試験するための１ストリーム
のベクトル・データが、同一データの１以上のシーケン
スからなっていることが利用される。同一データの各シ
ーケンスは、別々にベクトル・メモリ１１０中に記憶さ
れて、適切なコマンドを適用することにより要求時に呼
び出すことができる。従って、ベクトル・メモリ１１０
の有効な大きさを、繰り返される同一データのシーケン
スの頻度に対応して縮小することができる。

【００１２】

【発明が解決しようとする課題】しかし、ベクトル・メ
モリ１１０の必要な大きさを縮小するこの方式も、以下
のようないくつかの不利な点を含むことが判った。

【００１３】１．適切なコマンドまたは命令を記憶する
ために、ある量のメモリ領域が必要である。

【００１４】２．いくつかの命令がベクトル・メモリ１
１０の物理的同一部分を予約する場合、ベクトル・メモ
リ１１０中に記憶可能なベクトル・シーケンスの数が命
令の数によって制限される。

【００１５】３．また、いくつかの命令がベクトル・メ
モリ１１０の物理的同一部分を予約する場合、命令およ
びベクトル・シーケンスは同じメモリを使用し、従って
同じライン、または同じバス、または同じデータ・パス
をも使用しなければならない。従って、命令およびベク
トル・シーケンスを同時にメモリから読み出すことがで
きないし（ベクトル・プロセッサ１００によりメモリか
らベクトル・シーケンスを読み出すことを、一般にベク
トル生成と呼ぶ）、新しい命令を読み出している間に新
しいベクトル・データを生成することはできない。この
ため、ベクトル・ストリームが停止した場合、ＤＵＴ３
０が異なる挙動をするかもしれないので、ベクトル・デ
ータ・ストリーム中に、回避されなければならない割込
みが生じる。ベクトル・ストリーム中の停止により、温
度の影響が現れる。いくつかの場合（例えば、位相ロッ
ク・ループ−ＰＬＬ−回路、動的論理）、ＤＵＴ３０の
現在の状態が変化し、停止中ＤＵＴ３０がその状態を変
更する可能性がある。

【００１６】４．命令が別の物理的メモリを占有する場
合、追加のメモリに対し追加のコストが発生する。

【００１７】５．メモリ・サイズの著しい改良を達成す
るために、ある量の繰り返しデータ・シーケンスが必要
になる。

【００１８】本発明の一目的は、必要なメモリ・サイズ
が小さい改良された試験装置を提供することである。

【００１９】

【課題を解決するための手段】本発明によると、ＤＵＴ
を試験するためにＤＵＴに試験データを印加するための
回路は、ほとんど冗長性がないが、ある程度の冗長性の
ある情報を含んでいる情報として、冗長性のない情報を
受信しバッファするためのバッファ・メモリと、ある量
の冗長性を備える情報として冗長性情報を記憶するため
の冗長性メモリと、冗長性情報に関連する冗長性のない
情報を処理することにより試験データを発生するための
処理装置とを備える。

【００２０】本発明は、好適には、ＤＵＴを試験するた
めのＤＵＴ入力信号を発生する信号発生装置と、ＤＵＴ
入力信号に反応してＤＵＴからＤＵＴ出力信号を受信す
る信号受信装置と、ＤＵＴ入力信号に関連するＤＵＴ出
力信号を解析する信号解析装置とを備えてＤＵＴを試験
するテスタに実施され、それによって信号発生器はＤＵ
Ｔに試験データを印加する回路を備える。

【００２１】本発明はまた、ＤＵＴを試験するためにＤ
ＵＴに試験データを印加する方法として適用することも
できる。この方法は、冗長性のない情報を受信してバッ
ファするステップと、受信された冗長性のない情報によ
って冗長性メモリに記憶された冗長性情報を取り出すス
テップと、冗長性情報に関連する冗長性のない情報を処
理することにより試験データを生成するステップとを備
える。

【００２２】一実施形態によると、冗長性情報は、変化
なく何度か等しく発生される試験データの内容について
の情報を含んでおり、冗長性のない情報は、何度か等し
く発生されない試験データの内容についての情報および
冗長性情報の適用についての情報を含んでいる。

【００２３】別の実施形態によると、冗長性情報は、実
質的な変化なく何度か発生される試験データの内容につ
いての情報を含んでおり、冗長性のない情報は、何度か
発生されない試験データの内容についての情報および冗
長性情報の適用についての情報を含んでいる。

【００２４】さらに別の実施形態によると、冗長性情報
はそれぞれのＤＵＴにアクセスするために使用されるア
クセス・プロトコルについての情報を含んでいる。

【００２５】さらに別の実施形態によると、冗長性のな
い情報は、被試験ＤＵＴに実質的に左右されない実行試
験についての情報を含んでおり、冗長性情報は、試験さ
れる固有ＤＵＴについての情報である特定のＤＵＴ固有
データを含んでいる。

【００２６】本発明は、集積回路を試験するためのＩＣ
テスタに使用されることが好ましい。

【００２７】本発明の他の目的および付随する利点の多
くは、添付の図面と共に考察するとき次の詳細説明を参
照することにより容易に認められさらによく理解される
であろう。

【００２８】

【発明の実施の形態】図３に、本発明による信号発生装
置４０の実施形態の略図を示す。信号発生装置４０は、
ライン１２０を介してベクトル・メモリ１１０に接続さ
れたベクトル・プロセッサ１００を備える。さらに、こ
のベクトル・プロセッサ１００はライン１７０を介して
圧縮解除回路２００に接続されている。圧縮解除回路２
００は、ライン７０を介してＤＵＴ３０に接続され、ラ
イン９０を介して図３には図示されていない信号解析装
置６０に接続されている。

【００２９】本発明による実施形態に使用されているベ
クトル・プロセッサ１００およびベクトル・メモリ１１
０は、図２によって使用されるベクトル・プロセッサ１
００およびベクトル・メモリ１１０と物理的に同一であ
るが、異なる機能を果たし、異なるデータをロードされ
ていることを理解されたい。

【００３０】図４に、圧縮解除回路２００の好ましい実
施形態を示す。この圧縮解除回路２００は、バッファ・
メモリ２１０と、処理装置２２０と、冗長性メモリ２３
０とを備えている。バッファ・メモリ２１０は、ライン
１７０に入力信号を有し、その出力がライン２４０を介
して処理装置２２０に接続されている。処理装置２２０
は、再度ライン２５０を介して冗長性メモリ２３０と、
ライン７０を介してＤＵＴ３０と、ライン９０を介して
信号解析装置６０と接続されている。本発明による圧縮
解除回路２００は、ベクトル・プロセッサ１００から、
または圧縮解除回路２００に適した信号を発する任意の
種類の信号源からの信号である可能性がある入力信号を
ライン１７０上に受信することを理解されたい。従っ
て、本発明はライン１７０上に入力信号を印加するため
のベクトル・プロセッサ１００およびベクトル・メモリ
１１０の使用に限定されるものではない。ライン１７０
上に適切な入力信号を印加するいかなる信号源も、本発
明の目的に役立つ。

【００３１】本発明は、ＤＵＴ３０を試験するために必
要ないかなる情報でも、ある量の冗長性を備える情報で
ある冗長性情報、およびほとんど冗長性がない情報であ
るが、ある程度いくらかの冗長性のある情報も備える冗
長性のない情報を含んでいることを利用する。冗長性情
報および冗長性のない情報中への分離は、実際の用途に
より左右され、いくつかの場合は完全に実施されない可
能性がある。

【００３２】ＤＵＴ３０を試験するのに必要なベクトル
・データを生成するのに必要とされる情報中の冗長性
は、例えば、ベクトル・データのあるシーケンスを変更
なしで繰り返すことから、またはあるデータを変動する
ことなどのある量の変化でベクトル・データのあるシー
ケンスを繰り返すことから、そして／または試験固有デ
ータおよびＤＵＴ固有データ中に情報を配分することか
ら、あるいは、それらの組み合わせから結果として生じ
る。どの場合にも、１以上のベクトル・データのシーケ
ンスに固有であるか、または１以上の連続するベクトル
・データのシーケンス間の変更のみを表すか、または試
験固有データまたはＤＵＴ固有データのみを表すような
情報を、冗長性のない情報として分離することができ
る。そのベクトル・データのシーケンスに固有でない、
またはベクトル・データの連続するシーケンス中大幅に
変更されない、または試験固有データまたはＤＵＴ固有
データのみを表さない情報を、冗長性情報として分離す
ることができる。

【００３３】ＤＵＴ３０を試験するのに必要な情報を冗
長性情報および冗長性のない情報に分離することは、例
えばＤＵＴ３０に適用される準備されたベクトル・デー
タのシーケンスを解析することにより、またはベクトル
・データの生成中に予め情報を配分することにより実施
することができる。前者の場合、準備されたベクトル・
データのシーケンスが、例えば連続するベクトル・デー
タのシーケンスを比較することにより解析され、シーケ
ンス内の冗長性情報が冗長性情報として抽出され、ベク
トル・データのシーケンス内の冗長性情報についての残
りのデータおよび追加のデータが冗長性のない情報とし
て定義される。後者の場合、連続するベクトル・データ
のシーケンス、またはアクセス・プロトコル、または試
験固有データまたはＤＵＴ固有データ、あるいはそれら
の組み合わせについての情報が、ベクトル・データの生
成中にすでになければならない。どちらの場合も、分離
はソフトウェア・プログラムなどの適切なツールを用い
て、手動または自動で実行することができる。分離は
「オンライン」で、すなわちベクトル・データのシーケ
ンスをＤＵＴ３０に適用する直前に実行され、または例
えば記憶されるデータ・ファイルとしての適用の前に準
備される可能性がある。

【００３４】本発明によると、冗長性情報は冗長性メモ
リ２３０中に記憶されるが、冗長性のない情報は圧縮解
除回路２００向けのライン１７０上の入力信号として与
えられる。冗長性のない情報は、例えばベクトル・メモ
リ１１０中に、または他の適切なメモリ中に記憶するこ
とができる。

【００３５】一実施形態では、冗長性情報は変更なしで
何度か等しく発生するベクトル・データのシーケンスの
内容についての情報を含んでいる。冗長性のない情報
は、何度か等しく発生されないベクトル・データのシー
ケンスの内容についての情報を含んでいる。冗長性のな
い情報は、さらにＤＵＴ３０に印加されるベクトル・デ
ータのシーケンス内の冗長性情報の印加についての情
報、例えばベクトル・データのあるシーケンスが、いつ
および何回繰り返されなければならないかという情報を
含んでいる。

【００３６】別の実施形態では、冗長性情報は大幅な変
更なしで何度か発生するベクトル・データのシーケンス
の内容についての情報を含んでいる。冗長性のない情報
は何度か発生しないベクトル・データのシーケンスの内
容についての情報を含んでいる。冗長性のない情報は、
さらにＤＵＴ３０に印加されるベクトル・データのシー
ケンス内の冗長性情報の印加についての情報、例えばベ
クトル・データのあるシーケンスが、いつおよび何回繰
り返されなければならないかという情報、および何度
か、しかしいくつかの変更を伴って行われるベクトル・
データのシーケンス間の変更を表す情報を含んでいる。

【００３７】さらに別の実施形態では、たいていの試験
適用分野において、ＤＵＴ３０にアクセスするために多
少とも複雑なアクセス・プロトコルが使用されるという
ことが利用される。この実施形態では、冗長性情報は使
用されるアクセス・プロトコルについての情報を含んで
いる。アクセス・プロトコル、例えば読出し、または書
込みは、各ＤＵＴ３０に固有であり常に同じである。Ｄ
ＵＴ３０上への各アクセスのために、ベクトル・データ
のあるシーケンスが必要とされる。アクセス・プロトコ
ルは、ある数のテスタ周期にわたりＤＵＴ３０に加えら
れる制御信号と、アドレス信号と、データ信号などのあ
る定義された信号のシーケンスを通常必要とする。たい
ていの場合、テスタ周期はＤＵＴ３０を試験するために
使用されるクロック信号によって画定される。

【００３８】１以上のベクトル・データの固有シーケン
スを必要とするＤＵＴ３０上への固有アクセスは、固有
デバイス・サイクルと呼ばれる。固有デバイス・サイク
ル中、制御信号と、アドレス信号と、データ信号とが、
前のベクトル・データまたはそのシーケンスから次のベ
クトル・データまたはそのシーケンスまでに、一般にほ
んの少しだけ変動する。

【００３９】図５に、固有デバイス・サイクルの１例を
示す。信号ＣＯＮＴＲＯＬ１および信号ＣＯＮＴＲＯＬ
２が、それぞれのアクセス・プロトコルによって判定さ
れる一定の方式に従うことがわかる。時間Ｔ０でセット
できる信号ＤＡＴＡおよび信号ＡＤＤＲＥＳＳは、時間
Ｔ０＋６Ｔで最初に変化される。図５に示すＴ０からＴ
０＋６Ｔまでのデバイス・サイクルは、６Ｔの長さを有
する。この装置周期中、信号ＣＯＮＴＲＯＬ１およびＣ
ＯＮＴＲＯＬ２の形は、それぞれの信号ＤＡＴＡおよび
ＡＤＤＲＥＳＳに左右されない。この固有デバイス・サ
イクル内で、ＤＡＴＡおよびＡＤＤＲＥＳＳ信号のみが
冗長性のない情報、言い換えると、アクセス・プロトコ
ルによってカバーされない情報を含む。

【００４０】さらに他の実施形態では、ベクトル・デー
タの分離が、冗長性のない情報として実際の被試験ＤＵ
Ｔ３０に左右されない実行試験についての情報を提供す
ることによって達成される。これに対比して、冗長性情
報は試験される固有ＤＵＴ３０についての情報であるＤ
ＵＴ固有データを含んでいる。これにより、複数の異な
るＤＵＴ３０に対して同じ試験固有データを使用するこ
とができ、またはそれに応じて複数の異なる試験に対し
て同じＤＵＴ固有データを使用することができる。試験
固有データを提供する冗長性のない情報はベクトル・メ
モリ１１０中に記憶され、ＤＵＴ固有データを提供する
冗長性情報は冗長性メモリ２３０中に記憶される。ＤＵ
Ｔ固有データを記憶した冗長性メモリ２３０は、ＤＵＴ
３０を実際に試験するために、試験固有の情報を要求さ
れたベクトル・データに「翻訳する」ための処理装置２
２０によって使用されるＤＵＴ固有の「辞書」のような
挙動をする。

【００４１】情報を冗長性情報および冗長性のない情報
に配分する可能性は組み合わすことができ、ある実施形
態に限定されないことを理解されたい。

【００４２】本発明により、ベクトル・データ内の冗長
性情報に対する冗長性のない情報の割合によって決まる
率に従って、ベクトル・メモリ１１０の大きさを縮小す
ることができる。冗長性メモリ２３０に必要な追加のメ
モリの大きさも、例えば使用するアクセス・プロトコル
により判定される冗長性情報の量によって決まる。たい
ていの場合、ベクトル・メモリ１１０および冗長性メモ
リ２３０のためのメモリ・サイズの総計は、当該技術分
野でベクトル・メモリに必要なメモリ・サイズよりもは
るかに小さくなる。

【００４３】バッファ・メモリ２１０は、ライン１７０
上の入力端子に、例えばベクトル・プロセッサ１００か
ら冗長性のない情報を受信する。冗長性のない情報は、
ＤＵＴ３０および信号解析装置６０にベクトル・データ
・ストリームとして印加されるベクトル・データのシー
ケンスについての情報を含む。処理装置２２０は、バッ
ファ・メモリ２１０中にバッファされた冗長性のない情
報を読み出し、それに対応するベクトル・データのシー
ケンスを生成する。処理装置２２０は、それぞれの冗長
性のない情報に対応して、冗長性のない情報を冗長性メ
モリ２３０中に記憶された冗長性情報と組み合わせる。
処理装置２２０は、さらにベクトル・データ・ストリー
ムに読み出されたベクトル・データのシーケンスをアセ
ンブルする。処理装置２２０によってベクトル・データ
・ストリームは、ライン７０上のＤＵＴ入力信号として
ＤＵＴ３０に印加される。処理装置２２０はまた、ライ
ン９０上のベクトル・データ・ストリームを、ＤＵＴ入
力信号として直接に、またはＤＵＴ入力信号に対応する
信号例えば予想されるＤＵＴ出力信号として、信号解析
装置６０に印加する。

【００４４】冗長性情報がアクセス・プロトコルについ
ての情報を備えている場合、情報性のない情報は、ベク
トル・データ・ストリームとしてＤＵＴ３０および信号
解析装置６０に印加されるベクトル・データのシーケン
スについての情報を表すいわゆるデバイス・サイクル・
コードを含んでいる可能性がある。処理装置２２０は、
バッファ・メモリ２１０中にバッファされたデバイス・
サイクル・コードを読み出し、ベクトル・データのシー
ケンスを生成する。それぞれのデバイス・サイクル・コ
ードに対応して、処理装置２２０はデバイス・サイクル
・コード内の冗長性のない情報を冗長性メモリ２３０中
に記憶された冗長性情報と組み合わせ、読み出されたベ
クトル・データのシーケンスをベクトル・データ・スト
リームにアセンブルする。

【００４５】冗長性メモリ２３０はある数のエントリを
含む。各エントリは、少なくとも、それぞれのベクトル
・シーケンスの記述およびベクトル・シーケンスの符号
化された長さを含んでいる。エントリは冗長性メモリ２
３０内に動的に記憶することができ、従ってエントリは
総合運転試験中に変更することもできる。冗長性メモリ
２３０は、ＲＡＭなどの半導体メモリとして実施される
ことが好ましい。

【００４６】冗長性情報および冗長性のない情報中への
分離のため、データ速度、すなわち単位時間当たりの情
報数が、ライン１７０と、ライン７０および９０とでは
異なる。ライン１７０上には冗長性のない情報のみが印
加されるが、ライン７０および９０上には処理装置２２
０が冗長性のない情報および冗長性情報も含んでいるベ
クトル・データを印加する。

【００４７】ＤＵＴ３０に加えられるライン７０上のＤ
ＵＴ入力信号は、一定のデータ速度でなければならな
い。ベクトル・ストリームは、中断および「しゃっく
り、すなわちちょっとした不都合問題」があってはなら
ない、というのは、ＤＵＴ３０は普通とは異なった挙動
をする可能性があるからである（例えば、熱的にまたは
動的に異なるＰＬＬ状態変化）。「異なった」とは、シ
ミュレーションと試験との間で差違を生じる可能性があ
ることを意味する。シミュレーションは、ベクトル・デ
ータがＤＵＴ３０に加えられる源を構成する。試験は非
常に複雑なプロセスおよびイベントを含むので、起こる
可能性のある未知の効果を最小にすることが一般に試み
られる。冗長性メモリ２３０から読み出されるベクトル
・データのシーケンスの長さおよび数は、バッファ・メ
モリ２１０に印加される１つの冗長性のない情報から次
の情報までの長さおよび数と異なり、従ってライン７０
および９０上のデータ速度も異なる可能性がある。

【００４８】新しく有効な冗長性のない情報が現れ、そ
れに対応するベクトル・データを生成するとき、処理装
置２２０がバッファ・メモリ２１０を読み出すことが好
ましい。発生ベクトル・データの内容および長さは、そ
れぞれの冗長性のない情報によって明確に判定されなけ
ればならない。

【００４９】ライン７０および９０上のベクトル・デー
タのデータ速度を制御するために、処理装置２２０が、
ライン２４０上のデータ速度、すなわち言い換えると、
バッファ・メモリ２１０を読み出すための速度を制御す
る。この制御はライン２４０上の処理装置２２０からバ
ッファ・メモリ２１０に印加される制御信号によって達
成されることが好ましい。従って、バッファ・メモリ２
１０は、処理装置２２０とあいまってライン１７０とラ
イン７０とライン９０間の異なったデータ速度をバッフ
ァする。いくつかの場合、バッファ・メモリ２１０も処
理装置２２０中に組み込まれる可能性がある。

【００５０】本発明により、ベクトル・データを適用す
るのに必要なメモリ・サイズを縮小することができる。
すなわち、言い換えると、与えられたメモリ・サイズを
使って、実質的にさらに多くのベクトルを記憶すること
ができる。

【００５１】また本発明により、冗長性メモリ２３０を
用いてライン１７０上に受信されたデータ・ベクトル
を、ライン７０または９０あるいはその両方に印加され
る異なったデータ・ベクトルに復号できる。これによ
り、冗長性メモリ２３０は復号辞書として役立つ。

【００５２】図６に、圧縮解除回路２００の好ましい実
施形態を示す。圧縮解除回路２００はＣＭＯＳＶＬＳ
Ｉ（相補形金属酸化膜半導体超大規模集積回路）回路の
一部として実施され、この中でバッファ・メモリ２１０
はＦＩＦＯ（先入れ先出し）メモリとして実施され、冗
長性メモリ２３０がＲＡＭとして実施される。圧縮解除
回路２００はクロック駆動され、圧縮解除回路２００内
で使用されるか、またはそれに印加される各コード・ワ
ードは６ビット・ワードによって表される。

【００５３】データ・バスとして実施されるライン１７
０上で、バッファ・メモリ２１０はデータ信号ＤＡＴＡ
＿ＩＮと、妥当性検査信号ＶＡＬＩＤ＿ＩＮと、制御信
号ＣＴＲＬ＿ＩＮとを受信する。ライン２４０、２５０
は、結合データ・バスとして実施され、またデータ・ラ
インＤＡＴＡと、妥当性検査ラインＶＡＬＩＤと、制御
ラインＣＴＲＬとを備える。バッファ・メモリ２１０中
の有効データ・ワードは、妥当性検査信号ＶＡＬＩＤに
よって指示される。処理装置２２０がバッファ・メモリ
２１０中に有効データ・ワードを見つけたとき、処理装
置２２０はデータ・ラインＤＡＴＡを介してバッファ・
メモリ２１０中の最後に記憶されたデータ・ワードを読
み出す。読み出されたデータ・ワードの内容に対応し
て、処理装置２２０は制御ラインＣＴＲＬおよびデータ
・ラインＤＡＴＡを用いて冗長性メモリ２３０中に記憶
されたそれぞれのデータ・ベクトルを取り出す。これ
は、処理装置２２０と冗長性メモリ２３０間の情報交換
を示す、処理装置２２０と冗長性メモリ２３０間の矢印
によって示される。処理装置２２０は冗長性メモリ２３
０にアドレス信号ＡＤＤＲＥＳＳおよび読出し／書込み
制御信号ＲＷ＿ＣＴＲＬを信号し、これに対応して冗長
性メモリ２３０から要求されるデータＤＡＴＡ１および
その長さＬＥＮＧＴＨを受信する。

【００５４】処理装置２２０は、バッファ・メモリ２１
０から読み出された現在のデータ・ワードによって提供
される冗長性のない情報および現在のデータ・ワードに
よって冗長性メモリ２３０から取り出されたデータに基
づいて、１以上のデータ・ベクトルをアセンブルする。
１以上のデータ・ベクトルが、接合データ・バスとして
具体化されるライン７０および９０上に信号ＤＡＴＡ＿
ＯＵＴとして加えられる。バッファ・メモリ２１０から
読み出されたデータ・ワードは、冗長性メモリ２３０中
に記憶されたそれぞれのデータ・ベクトルのアドレスを
備えるだけで、冗長性メモリ２３０が辞書のように挙動
するようにする。しかし、バッファ・メモリ２１０から
読み出されたデータ・ワードも、追加のデータを備え
る。処理装置２２０は、データ・ベクトルを、ほぼ連続
のベクトル・データ・ストリームにアセンブルする。

【００５５】バッファ・メモリ２１０中の現在のデータ
・ワードが処理されたとき、および連続するデータ・ワ
ードがバッファ・メモリ２１０中で有効である場合、処
理装置２２０は連続するデータ・ワードを読み出し、新
しく読み出されたデータ・ワードによってそれぞれのデ
ータ・ベクトルをアセンブルする。さらにＳＴＯＰ信号
と、ＲＥＳＥＴ信号と、ＣＬＯＣＫ信号と、ＶＡＬＩＤ
＿ＯＵＴ信号と、ＣＴＲＬ＿ＯＵＴ信号などの図６に示
す信号ラインが、圧縮解除回路２００を制御するため、
かつ他の装置と通信するため使用される。

【００５６】図７に、図６の実施形態をさらに詳細に示
す。処理速度を上げるため、冗長性メモリ２３０は２個
のＲＡＭメモリＲＡＭ１およびＲＡＭ２を備える。バッ
ファ・メモリ２１０中に記憶された２つのデータ・ワー
ドは、ともに並列処理される。処理装置２２０は、バッ
ファ・メモリ２１０からの読み出し、および冗長性メモ
リ２３０のＲＡＭ１およびＲＡＭ２中に記憶されたデー
タの取り出しを制御するための状態制御装置によって具
体化される。処理装置２２０内のアセンブラは、バッフ
ァ・メモリ２１０から読み出されたデータを受信し、冗
長性メモリ２３０から取り出されたデータを受信し、そ
れに対応するデータ・ベクトルをアセンブルする。処理
装置２２０内のシフタは、ライン７０および９０上に加
えられたデータ・ベクトルの可能性のある遅れを他の外
部の装置と合致させる。

【００５７】この状態制御装置がバッファ・メモリ２１
０中に有効なデータ・ワードを見つけたとき、状態制御
装置は読み出されたデータ・ワードによってＲＡＭ１お
よびＲＡＭ２からのデータ取り出しを制御する。状態制
御装置に長さ情報として与えられる冗長性メモリ２３０
からの取り出しデータの長さ如何によって決まるが、状
態制御装置はアセンブラによるデータ・ベクトルのアセ
ンブリングを制御する。バッファ・メモリ２１０からの
読出しデータ・ワードにより発生されるデータ・ベクト
ルのシーケンスの全長如何によって決まるが、状態制御
装置は、バッファ・メモリ２１０中に記憶された連続す
るデータ・ワードを停止または呼び出す。

【００５８】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００５９】（実施態様１）ほとんど冗長性はないが、
ある程度の冗長性のある情報も含んでいる情報として、
冗長性のない情報を受信し、バッファするバッファ・メ
モリ（２１０）と、ある量の冗長性を備える情報として
冗長性情報を記憶する冗長性メモリ（２３０）と、冗長
性情報に関連する冗長性のない情報を処理することによ
り試験データを発生する処理装置（２２０）とを備える
ＤＵＴ（３０）を試験するためにＤＵＴ３０に試験デー
タを印加する回路（２００）。

【００６０】（実施態様２）ＤＵＴ（３０）を試験する
ためのＤＵＴ入力信号を発生するための信号発生装置
（４０）と、前記ＤＵＴ入力信号に反応してＤＵＴ（３
０）からＤＵＴ出力信号を受信するための信号受信装置
（５０）と、前記ＤＵＴ入力信号に関連する前記ＤＵＴ
出力信号を解析するための信号解析装置（６０）とを備
え、前記信号発生装置（４０）が、ほとんど冗長性がな
いが、ある程度の冗長性のある情報も含んでいる情報と
して、冗長性のない情報を受信し、バッファするバッフ
ァ・メモリ（２１０）と、ある量の冗長性を含んでいる
情報として冗長性情報を記憶する冗長性メモリ（２３
０）と、冗長性情報に関連する冗長性のない情報を処理
することにより試験データを生成する処理装置（２２
０）とを有することを特徴とするＤＵＴ（３０）を試験
するためのテスタ（２０）。

【００６１】（実施態様３）ほとんど冗長性がないが、
ある程度の冗長性のある情報も含んでいる情報として、
冗長性のない情報を受信し、バッファするステップと、
受信された冗長性のない情報によって、ある量の冗長性
を備える情報として、冗長性メモリ（２３０）中に記憶
された冗長性情報を取り出すステップと、冗長性情報に
関連する冗長性のない情報を処理することによって試験
データを生成するステップとを備えるＤＵＴ（３０）を
試験するためにＤＵＴ３０に試験データを印加する方
法。

【００６２】（実施態様４）前記冗長性情報が、変更な
しで何度か等しく発生する試験データの内容についての
情報を含んでおり、前記冗長性のない情報が、何度か等
しく発生する試験データの内容についての情報および冗
長性情報の適用についての情報を含んでいる実施態様１
に記載の回路（２００）。

【００６３】（実施態様５）前記冗長性情報が、大幅の
変更なしで何度か発生する試験データの内容についての
情報を含んでおり、前記冗長性のない情報が、何度か発
生する試験データの内容についての情報および冗長性情
報の適用についての情報を含んでいる実施態様１に記載
の回路（２００）。

【００６４】（実施態様６）前記冗長性情報が、ＤＵＴ
（３０）にアクセスするために使用されるアクセス・プ
ロトコルについての情報を含んでいる実施態様１に記載
の回路（２００）。

【００６５】（実施態様７）前記冗長性のない情報が、
被試験ＤＵＴ（３０）に大幅に左右されない実行試験に
ついての情報を含んでおり、前記冗長性情報がＤＵＴ固
有データ、すなわち試験対象の固有ＤＵＴについての情
報を含んでいる実施態様１に記載の回路（２００）。

【００６６】（実施態様８）前記冗長性情報が、変更な
しで何度か等しく発生する試験データの内容についての
情報を含んでおり、前記冗長性のない情報が、何度か等
しく発生する試験データの内容についての情報および冗
長性情報の適用についての情報を含んでいる実施態様２
に記載のテスタ（２０）。

【００６７】（実施態様９）前記冗長性情報が、大幅の
変更なしで何度か発生する試験データの内容についての
情報を含んでおり、前記冗長性のない情報が、何度か発
生する試験データの内容についての情報および冗長性情
報の適用についての情報を含んでいる実施態様２に記載
のテスタ（２０）。

【００６８】（実施態様１０）前記冗長性情報が、ＤＵ
Ｔ（３０）にアクセスするために使用されるアクセス・
プロトコルについての情報を含んでいる実施態様２に記
載のテスタ（２０）。

【００６９】（実施態様１１）前記冗長性のない情報
が、被試験ＤＵＴ（３０）に大幅に左右されない実行試
験についての情報を含んでおり、前記冗長性情報がＤＵ
Ｔ固有データ、すなわち試験対象の固有ＤＵＴについて
の情報を含んでいる実施態様２に記載のテスタ（２
０）。

【００７０】（実施態様１２）前記冗長性情報が、変更
なしで何度か等しく発生する試験データの内容について
の情報を含んでおり、前記冗長性のない情報が、何度か
等しく発生する試験データの内容についての情報および
冗長性情報の適用についての情報を含んでいる実施態様
３に記載の方法。

【００７１】（実施態様１３）前記冗長性情報が、大幅
の変更なしで何度か発生する試験データの内容について
の情報を含んでおり、前記冗長性のない情報が、何度か
発生する試験データの内容についての情報および冗長性
情報の適用についての情報を含んでいる実施態様３に記
載の方法。

【００７２】（実施態様１４）前記冗長性情報が、ＤＵ
Ｔ（３０）にアクセスするために使用されるアクセス・
プロトコルについての情報を含んでいる実施態様３に記
載の方法。

【００７３】（実施態様１５）前記冗長性のない情報
が、被試験ＤＵＴ（３０）に大幅に左右されない実行試
験についての情報を含んでおり、前記冗長性情報がＤＵ
Ｔ固有データ、すなわち試験対象の固有ＤＵＴについて
の情報を含んでいる実施態様３に記載の方法。

【００７４】（実施態様１６）ＩＣテスタ（２０）中に
実施態様１に記載の回路（２００）の使用。

【００７５】（実施態様１７）ほとんど冗長性はない
が、ある程度の冗長性のある情報も含んでいる情報情報
として、冗長性のない情報を受信し、バッファするバッ
ファ・メモリ（２１０）と、ある量の冗長性を備える情
報として冗長性情報を記憶する冗長性メモリ（２３０）
と、冗長性情報に関連する冗長性のない情報を処理する
ことにより試験データを発生する処理装置（２２０）と
を備えるＤＵＴ（３０）を試験するためにＤＵＴ３０に
試験データを印加する回路（２００）を有するＩＣテス
タ（２０）。

【００７６】

【発明の効果】以上のように、本発明を用いると、必要
なメモリ・サイズが小さい改良された試験装置を提供す
ることができる。

【００７７】また、本発明により、ベクトル・データを
適用するのに必要なメモリ・サイズを縮小することがで
きる。すなわち、言い換えると、与えられたメモリ・サ
イズを使って、実質的にさらに多くのベクトルを記憶す
ることができる。

【００７８】さらに、本発明により、冗長性メモリ２３
０を用いてライン１７０上に受信されたデータ・ベクト
ルを、ライン７０または９０あるいはその両方に印加さ
れる異なったデータ・ベクトルに復号できる。これによ
り、冗長性メモリ２３０は復号辞書として役立てること
ができる。

【図面の簡単な説明】

【図１】通常の試験装置１０の概略図である。

【図２】当業者には周知のＤＵＴ入力信号を発生するた
めの通常の回路を示す図である。

【図３】本発明による信号発生装置４０の実施形態の概
略図である。

【図４】圧縮解除回路２００の好ましい実施形態を示す
図である。

【図５】特定のデバイス・サイクルの１例を示す図であ
る。

【図６】圧縮解除回路２００の好ましい実施形態を示す
図である。

【図７】図６の実施形態をさらに詳細に示す図である。

【符号の説明】

１０：試験装置２０：テスタ３０：ＤＵＴ４０：信号発生装置５０：信号受信装置６０：信号解析装置７０、８０、９０：ライン１００：ベクトル・プロセッサ１１０：ベクトル・メモリ１２０、１７０：ライン２００：圧縮解除回路２１０：バッファ・メモリ２２０：処理装置２３０：冗長性メモリ２４０、２５０：ライン

Claims

【特許請求の範囲】

【請求項１】ほとんど冗長性はないが、ある程度の冗長
性のある情報も含んでいる情報として、冗長性のない情
報を受信し、バッファするバッファ・メモリと、ある量の冗長性を備える情報として冗長性情報を記憶す
る冗長性メモリと、冗長性情報に関連する冗長性のない情報を処理すること
により試験データを発生する処理装置とを備えるＤＵＴ
を試験するためにＤＵＴに試験データを印加する回路。