JPH0546548A - ホスト装置と増設装置とのインタフエ−ス方式 - Google Patents

Abstract

(57)【要約】 【目的】 ホスト装置に複数の増設装置を接続する場合
に、増設台数に拘らず常に信号線の本数を削減する。 【構成】 複数の増設装置は全て並列に接続して常に一
定本数の信号線によりホスト装置と接続する一方、ホス
ト装置と各増設装置とは、シリアル信号により伝送デー
タをやり取りする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ホスト装置に各種増設
装置を接続する場合のホスト装置と増設装置とのインタ
フェース方式に関する。

【０００２】

【従来の技術】１台のコンピュータに各種入出力装置を
必要に応じて増設するというように、ホスト装置に複数
の増設装置を接続する場合がよくある。このような場合
にホスト装置と増設装置とを接続する際の接続方法とし
て、いわゆるスター接続とバス接続とがよく知られてい
る。

【０００３】

【発明が解決しようとする課題】増設装置が複数台ある
とすると、スター接続の場合、ホスト装置から各増設装
置に別々の信号線で接続するため、増設装置の台数に応
じて、その接続用の信号線の本数が増加してしまうとい
う不都合がある。

【０００４】この不都合を改善できるものとして、例え
ば、特開昭６２−２８６１４８号公報に見られるよう
に、ホスト装置と増設装置間のデータ伝送をシリアル信
号により行なうようにしたものが提案されている。この
提案によれば、増設装置１台当たりの信号線の本数を大
幅に少なくすることができる。しかし、この場合におい
ても、増設装置の台数に応じて、信号線の本数が増加し
ていまうという不都合があった。

【０００５】一方、バス接続の場合、ホスト装置側の共
通の信号線に、複数の増設装置を並列に接続するので、
上記のような不都合はなくなる。しかしながら、従来の
バス接続方式では、各種データを伝送する場合、パラレ
ル信号を使用していた。このため、たとえ増設装置が１
台しかない場合でも、信号線の本数が多くなってしまう
という不都合があった。

【０００６】本発明は、上記の不都合を改善し、増設台
数に拘らず、常に信号線の本数を削減することができる
ホスト装置と増設装置とのインタフェース方式を提供す
ることを目的とする。

【０００７】

【課題を解決するための手段】このために本発明は、複
数の増設装置は全て並列に接続することにより、常に一
定本数の信号線によりホスト装置と接続する一方、ホス
ト装置は、クロック信号を送出すると共に、そのクロッ
ク信号に同期して、増設装置の別を示す選択ビットと伝
送データとを一定ビット数単位でシリアル信号により送
出して、増設装置側から送出される伝送データを読み取
る一方、各増設装置は、ホスト装置から一定ビット数の
データを受信した場合には、そのデータ内の選択ビット
と、予め１台ごとに設定されている選択コードのビット
データとを照合し、両者が一致した場合に、その一定ビ
ット数のデータ内の伝送データを読み取ると共に、その
読取動作に並行して、送信すべき伝送データを一定ビッ
ト単位でシリアル信号により送出するようにしている。

【０００８】

【作用】ホスト装置と各増設装置は、シリアル信号によ
り伝送データをやり取りするので、両者間の信号線の本
数が少なくて済む。また、複数の増設装置は信号線に並
列接続するので、増設台数が多くなっても信号線の本数
は変らない。これにより、増設台数に拘らず、常に信号
線の本数を削減することができる。

【０００９】

【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。

【００１０】図１は、本発明の一実施例に係るコンピュ
ータシステムの機器構成図を示したものである。図にお
いて、ホストコンピュータＨは、目的とする各種処理を
実行するものである。増設装置Ａ１〜Ａｎは、それぞれ
同一構成のもので、必要な台数だけ任意に増設するもの
である。増設装置Ａ１^-Ａｎには、それぞれインタフェ
ース回路ＩＦと信号処理回路ＳＰとを備えると共に、２
つのコネクタＣ１，Ｃ２が配設されている。ホストコン
ピュータＨは、１台目の増設装置Ａ１のコネクタＣ１に
接続ケーブルＣＢにより接続され、他方のコネクタＣ２
は、２台目の増設装置Ａ２のコネクタＣ１に接続されて
いる。そして、その増設装置Ａ２のコネクタＣ２は、３
台目の増設装置Ａ３のコネクタＣ１というように、各増
設装置Ａ１〜Ａｎが順次接続されている。

【００１１】図２は、上記接続状態におけるホストコン
ピュータＨと増設装置Ａ１^-Ａｎ間の信号線接続図を示
している。図において、ホストコンピュータＨは、クロ
ック信号ＣＫ，シリアル入力データ信号Ｄｉ，シリアル
出力データ信号Ｄｏおよびラッチ信号ＬＴの４本の信号
線を入出力しており、増設装置Ａ１^-Ａｎは、その４本
の信号に並列に接続されている。なお、シリアル出力デ
ータ信号Ｄｏの信号線は、ホストコンピュータＨ内で抵
抗Ｒにより一定電圧＋Ｖにプルアップされている。

【００１２】図３は、各増設装置Ａ１〜Ａｎ内のインタ
フェース回路ＩＦの回路構成図を示している。図におい
て、シリアル入力データ信号Ｄｉは、選択コード照合回
路１０１，Ｄ型のフリップフロップ１０２，タイミング
回路１０３およびＳＰ（シリアル・パラレル）／ＰＳ
（パラレル・シリアル）レジスタ１０４にそれぞれ入力
されている。クロック信号ＣＫは、フリップフロップ１
０２，タイミング回路１０３およびＳＰ／ＰＳレジスタ
１０４のそれぞれのクロック信号端子に入力されてい
る。フリップフロップ１０２の出力は、選択コード照合
回路１０１に入力されている。

【００１３】選択スイッチ１０５は、１回路２接点のス
イッチ２個で構成されている。各スイッチは、それぞれ
一方の接点がアースされ、他方の接点には、一定の電圧
＋Ｖが印加されている。そして、各スイッチのコモン端
子から得られる信号が選択コード信号ＳＣ１，ＳＣ２と
して、選択コード照合回路１０１に入力されている。

【００１４】選択コード照合回路１０１から出力される
イネーブル信号Ｅは、それぞれ２入力型のアンド回路１
０６とアンド回路１０７の入力端子の一方と、ＳＰ／Ｐ
Ｓレジスタ１０４とに入力されている。タイミング回路
１０３から出力されるタイミング信号Ｔ１は、アンド回
路１０６の他方の入力端子に入力され、もう１つのタイ
ミング信号Ｔ２は、反転２入力型のアンド回路１０８の
一方の入力端子に入力されている。その他方の入力端子
は、ＳＰ／ＰＳレジスタ１０４のシリアル信号出力端子
ＳＯが接続されている。そのアンド回路１０８とアンド
回路１０６の各出力は、反転２入力型のアンド回路１０
９に入力され、そのアンド回路１０９の出力は、トラン
ジスタ１１０のゲート端子に入力されている。トランジ
スタ１１０のソース端子はアースされ、ドレイン端子が
シリアル出力データ信号Ｄｏの信号線に接続されてい
る。

【００１５】ＳＰ／ＰＳレジスタ１０４のパラレル信号
入力端子ＳＩには、信号処理回路ＳＰから出力されるデ
ータ信号が入力されている。ＳＰ／ＰＳレジスタ１０４
のパラレル信号出力端子ＰＯは、出力レジスタ１１１に
入力端子に接続されている。

【００１６】ラッチ信号ＬＴは、アンド回路１０７の他
方の入力端子に入力され、その出力は、出力レジスタ１
１１のクロック信号端子に入力されている。そして、出
力レジスタ１１１の出力が信号処理回路ＳＰに入力され
ている。

【００１７】以上の構成で、本実施例のコンピュータシ
ステムを運用する場合、オペレータは、図１に示したよ
うに、ホストコンピュータＨに必要な台数だけ増設装置
Ａ１〜Ａｎをケーブル接続する。但し、本実施例では増
設台数は４台までとする。

【００１８】次に、接続した各増設装置Ａ１〜Ａｎ内の
選択スイッチ１０５を、各装置毎にそれぞれ異なる状態
に設定する。これにより、各増設装置Ａ１〜Ａｎに各種
選択コードが設定される。そして、各装置内で、所定の
選択コード信号ＳＣ１，ＳＣ２が選択コード照合回路１
０１に入力される。

【００１９】ホストコンピュータＨは動作を開始する
と、周期的にクロック信号ＣＫとシリアル入力データ信
号Ｄｉとラッチ信号ＬＴとを増設装置Ａ１〜Ａｎに出力
する。クロック信号ＣＫは、図４（ａ）に示すように、
一定周期のパルス信号であり、１回に８周期分のパルス
信号が出力される。

【００２０】シリアル入力データ信号Ｄｉは、同図
（ｂ）に示すように、そのクロック信号ＣＫに同期した
８ビット分のデータ信号であり、最初の２ビットは選択
ビットＳ１，Ｓ２、その後の６ビットは伝送データのデ
ータビットＤ０〜Ｄ５である。

【００２１】各増設装置Ａ１〜Ａｎのインタフェース回
路ＩＦ内において、フリップフロップ１０２は、シリア
ル入力データ信号Ｄｉの上記データビットをクロック信
号ＣＫに同期して順次出力する。この場合、最初に上記
選択ビットＳ１,Ｓ２が出力される。選択コード照合回
路１０１は、その選択ビットＳ１,Ｓ２と選択コード信
号ＳＣ１,ＳＣ２とを照合する。

【００２２】そして、両者が一致すると、上記データビ
ットＤ０の時点以後、イネーブル信号Ｅを”Ｈ”（ハイ
レベル）にする。ＳＰ／ＰＳレジスタ１０４は、イネー
ブル信号Ｅが”Ｈ”になると、シリアル信号入力端子Ｓ
Ｉから、シリアル入力データ信号Ｄｉのデータを１ビッ
トずつクロック信号ＣＫに同期して入力する。

【００２３】タイミング回路１０３は、同図（ｃ）に示
すように、上記データビットＤ０の時点以後”Ｈ”にな
るタイミング信号Ｔ１と、同図（ｄ）に示すように、上
記データビットＤ０の時点で”Ｈ”になるタイミング信
号Ｔ２とを出力する。れにより、アンド回路１０６の出
力は、タイミング信号Ｔ１に同期して”Ｌ”（ローレベ
ル）になる。また、上記データビットＤ０の時点では、
ＳＰ／ＰＳレジスタ１０４のシリアル信号出力端子ＳＯ
は”Ｌ”になっている。これにより、タイミング信号Ｔ
２は、アンド回路１０８，１０９を介してトランジスタ
１１０のゲート端子に入力され、トランジスタ１１０が
オンする。シリアル出力データ信号Ｄｏは、その信号線
がホストコンピュータＨ内で抵抗Ｒによりプルアップさ
れているので、トランジスタ１１０がオフ状態で”Ｈ”
になっているが、このとき、図４（ｅ）に示すように、
１ビットの期間”Ｌ”になる。このときの１ビットは、
ホストコンピュータＨからのデータ送信を受け付けたこ
とを示すアックビットＡＣＫを意味している。

【００２４】一方、この時点までに、信号処理回路ＳＰ
からＳＰ／ＰＳレジスタ１０４のパラレル信号入力端子
ＰＩに送信データが５ビット分セットされる。そして、
この後、ＳＰ／ＰＳレジスタ１０４は、クロック信号Ｃ
Ｋに同期してその送信データを、シリアル信号出力端子
ＳＩから１ビットずつ出力する。このデータ信号は、ア
ンド回路１０８と１０９とを介してトランジスタ１１０
に入力される。これにより、同図（ｅ）に示すように、
その送信データがデータビットＤ０〜Ｄ４として送出さ
れる。

【００２５】一方、ＳＰ／ＰＳレジスタ１０４は、シリ
アル入力データ信号ＤｉのデータビットＤ０〜Ｄ５まで
入力し終わると、パラレル信号出力端子ＰＯから、その
６ビットのデータを出力する。なお、ＳＰ／ＰＳレジス
タ１０４は、このとき、シリアル信号をパラレル信号に
変換するいまの動作と、パラレル信号をシリアル信号に
変換する前記動作とを並行して実行する機能を有してい
る。

【００２６】ホストコンピュータＨからは、１回のデー
タ出力の最後に、同図（ｆ）に示すように、ラッチ信号
ＬＴを１パルス出力する。このパルス信号は、アンド回
路１０７を介して出力レジスタ１１１に入力される。出
力レジスタ１１１は、このパルス信号の入力時点で、Ｓ
Ｐ／ＰＳレジスタ１０４から出力されている上記６ビッ
トのデータを保持する。信号処理回路ＳＰは、その保持
されたデータを読み取って所定の処理を実行する。

【００２７】ところで、受信した選択ビットＳ１，Ｓ２
と、選択スイッチ１０５で設定されている選択コードと
が不一致であった場合には、選択コード照合回路１０１
は、イネーブル信号Ｅを”Ｌ”の状態を保持する。これ
により、そのような状態の増設装置Ａ１〜Ａｎは、上記
のようなデータの送受信動作は実行しないことになる。

【００２８】ホストコンピュータＨは、シリアル入力デ
ータ信号Ｄｉにセットする選択ビットにより増設装置Ａ
１〜Ａｎの１台ずつ選択し、図４で説明した１回の送受
信動作で、６ビットのデータを送信し、５ビットのデー
タを受信する。

【００２９】以上のように、本実施例では、ホストコン
ピュータＨと増設装置Ａ１〜Ａｎとは、クロック信号Ｃ
Ｋ，シリアル入力データ信号Ｄｉ，シリアル出力データ
信号Ｄｏおよびラッチ信号ＬＴの４種の信号線で接続
し、両者間の伝送データは、シリアル信号でやり取りす
るようにしている。これにより、パラレル信号でデータ
をやり取りする従来に対して、大幅に信号線の本数を削
減することができる。また、増設装置Ａ１〜Ａｎは、各
信号線に全て並列接続するようにしたので、増設台数が
増しても信号線の増加が防止される。

【００３０】また、各増設装置Ａ１〜Ａｎは、自装置が
選択された場合、アックビットＡＣＫの後伝送データを
送出するようにしたので、ホストコンピュータＨは、こ
のアックビットＡＣＫにより、選択ビットで指定した増
設装置が接続されているかどうかを判別することができ
る。また、各増設装置Ａ１〜Ａｎには、２つの接続用コ
ネクタＣ１，Ｃ２を配設したので、図１に示したよう
に、次々と任意台数を容易に接続することができる。

【００３１】なお、上述の実施例では、各増設装置Ａ１
〜Ａｎでは、トランジスタ１１０をシリアル出力データ
信号Ｄｏの信号線にオープンドレイン接続して信号送出
するようにしたが、既知の３ステートバッファ回路等を
使用してもよく、その場合、その信号線をホストコンピ
ュータＨ内で抵抗でプルアップする必要がなくなる。ま
た、選択ビットを２ビットに設定したため、増設装置の
台数が最大４台までになったが、選択ビットのビット数
を増加させることにより、最大増設台数を任意に設定で
きることは、当然である。

【００３２】さらに、各増設装置Ａ１〜Ａｎは、ホスト
コンピュータＨから受信したデータをラッチ信号ＬＴに
より出力レジスタ１１１にセットするようにしている
が、８ビット分のデータを受信し終わった時点で自動的
に受信データをセットすることも考えられる。この場合
には、ラッチ信号ＬＴをなくして、さらに信号線の本数
を削減することができる。

【００３３】

【発明の効果】以上のように、本発明によれば、複数の
増設装置は全て並列に接続して、常に一定本数の信号線
によりホスト装置と接続する一方、ホスト装置は、クロ
ック信号を送出して、そのクロック信号に同期したシリ
アル信号により、ホスト装置と各増設装置とが伝送デー
タをやり取りするようにしたので、増設台数に拘らず常
に、両者を接続する信号線の本数を削減することができ
るようになる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るコンピュータシステム
の機器構成図である。

【図２】ホスト装置と増設装置間の信号線接続図であ
る。

【図３】各増設装置内に配設されているインタフェース
回路の回路構成図である。

【図４】上記インタフェース回路の動作を示す各信号の
タイムチャートである。

【符号の説明】

１０１ 選択コード照合回路 １０２ フリップフロップ １０３ タイミング回路 １０４ ＳＰ／ＰＳレジスタ １０５ 選択スイッチ １０６，１０７，１０８，１０９ アンド回路 １１０ トランジスタ １１１ 出力レジスタ Ｈ ホストコンピュータ Ａ１，Ａ２，Ａ３，Ａｎ 増設装置 ＩＦ インタフェース回路 ＳＰ 信号処理回路 Ｃ１，Ｃ２ コネクタ ＣＢ 接続ケーブル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ホスト装置に複数の増設装置を接続する
   場合のホスト装置と増設装置とのインタフェース方式に
   おいて、上記複数の増設装置は全て並列に接続して一定
   本数の信号線により上記ホスト装置と接続する一方、上
   記ホスト装置には、動作タイミング用のクロック信号を
   送出するクロック信号送出手段と、そのクロック信号に
   同期して上記増設装置の別を示す選択ビットと伝送デー
   タとを一定ビット数単位でシリアル信号により送出する
   下りデータ信号送出手段と、増設装置側から送出される
   伝送データを読み取る上りデータ信号読取手段とを備え
   ると共に、上記各増設装置には、予め１台ごとにそれぞ
   れ異なる選択コードを設定する選択コード設定手段と、
   上記ホスト装置から上記一定ビット数のデータを受信し
   た場合にそのデータ内の選択ビットと設定されている上
   記選択コードのビットデータとを照合する選択コード照
   合手段と、その照合結果が一致した場合に上記一定ビッ
   ト数のデータ内の伝送データを読み取る下りデータ信号
   読取手段と、上記伝送データの読取動作に並行して送信
   すべき伝送データを一定ビット単位でシリアル信号によ
   り送出する上りデータ信号送出手段とを備えていること
   を特徴とするホスト装置と増設装置とのインタフェース
   方式。
2. 【請求項２】 上記上りデータ信号送出手段には、送信
   すべき伝送データと共にホスト装置側からの伝送データ
   を正しく受信したことを示す情報ビットを送出する手段
   を備えていることを特徴とする請求項１記載のホスト装
   置と増設装置とのインタフェース方式。
3. 【請求項３】 上記各増設装置には、上記各信号線接続
   用のコネクタを２つずつ備え、上記増設装置の１台目の
   一方のコネクタのみ上記ホスト装置側に接続し、１台目
   の他方のコネクタおよび他の増設装置の各コネクタは、
   それぞれ別の増設装置間で１対１にコネクタ接続するこ
   とにより複数台任意に接続することを請求項１記載のホ
   スト装置と増設装置とのインタフェース方式。