CN1038452C - 多格式数据总线上的数据和时钟线的交换 - Google Patents

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Abstract

一种包括串行数据总线的总线受控的信号处理系统，具有第一和第二总线线路(SERBUS1，SERBUS2)用以将不同的辅助处理器(160，150)耦合到主控制处理器(CONTROLμC)上。各辅助器件需用一个以上的数据总线协议。一个协议专用的辅助器件的时钟和数据端子分别接第一和第二总线线路。控制处理器改变使用中的协议以产生所需的总线传输，并在各总线协议间转换时改变二总线线路的作用以避免某些一总线冲突情况。

Description

多格式数据总线上的数据和时钟线的交换
本发明涉及总线受控制的信号处理系统。信号处理系统可以采用由一个或多个控制微计算机(μC)控制的各种集成电路来实现。不同功能之间的通讯一般涉及例如行数据总线一类的数据总线。为使总线受控的信号处理系统具有所有预期的功能，往往需要采用不同制造厂家出品的信号处理集成电路(IC)。但各制造厂家支持的通信协议往往有好几种，而且各不相同。例如，Philips和ITT公司分别支持的是叫做Inter IC(IIC或I2C)和Intermetall(IM)标准的总线标准。
在单个数据总线上采用多重通信协议有可能使一个协议专用的集成电路(IC)错误地理解按不同协议的格式编制的信号。总线标准规定了表示信息开始和结束情况的信号模式、设备地址和与总线耦合的各设备的信息数据。例如，对于一个信号来说，当在一个另外的信号的特定状态过程中，在本信号上出现的特定转换对于IIC总线标准来说是表示“信息开始”。符合IM总线标准而产生的信号波形可能偶然会产生对IIC总线标准来说表示“初始信息”的情况。若IM和IIC设备都接到某一总线，则IIC设备在IM格式信息过程中会无意中受到激励。于是两个设备就会同时要求在该总线上进行通信，从而使继续中的传输不能正常进行且使系统不能正常工作。
上述总线使用上的冲突的出现取决于数据值和定时。因此，这些冲突和系统在以后发生的任何误操作都是间歇性的。对系统进行测试可以识别出为防止冲突而应加以避免的那些数据模式。对所有可能有的数据模式进行测试虽然是费事费时的，但为确保系统具有可靠的性能，还是有必要进行的。此外，设备类型改变或往总线上加设新设备时也需要重复这种测试。
本发明一方面认识到上述问题，另一方面涉及解决上述问题的设备。本发明的一个方面涉及一种数据总线，该数据总线具有第一和第二总线线路，分别用以将第一和第二数据处理器件耦合到控制器件上。第一数据处理器件具有时钟端子和数据端子，分别耦合到第一和第二总线线路上。第二数据处理器件具有时钟端子和数据端子，分别耦合到第二和第一总线线路上。控制器件在第一工作方式过程中分别在第一和第二总线线路上产生时钟信号和数据信号，以控制第一数据处理器件的工作而不影响第二数据处理器件的工作。控制器件在第二工作方式过程中分别在第二和第一总线线路上产生时钟信号和数据信号，以控制第二数据处理器件的工作而不影响第一数据处理器件的工作。
本发明改善了数据总线的可靠性，特别是避免了不希望的总线冲突情况。本发明的另一效果是不必对数据模式进行费事费时的测试。
参看附图可以更好地理解本发明的内容。附图中：
图1示出了包括本发明第一方面的一部分的总线受控的信号处理系统方框图；
图1A示出了总线受控的信号处理系统中显示本发明提到的总线冲突问题的那一部分的方框图；
图2，3，4A和4B示出了有助于理解图1中所示系统的工作情况的信号波形。
更详细地说，图1示出了总线受控的信号处理系统的一部分，该部分包括控制微计算机(μC)100和器件150和160。串行数据总线由信号总线SERBUS1、SERBUS2和SERBUS3组成，它将μC100耦合到器件150和160上。控制μC100可以是象Motorola公司出品的MC68HC05一类的微处理器。器件150和160是可为数字集成电路或模拟集成电路的一种或多种信号或数据处理器件。这些器件的工作是通过串行数据总线采用器件150的IC(IIC)总线协议和器件160的Intermetall(IM)总线协议进行控制的。举例说，在象汤姆逊消费电子设备公司出品的CTC-169彩色电视机底盘一类的视频信号处理器中，器件150是象Microchip24CO2(电可擦只读存储器)、Motorola MC44802(调谐处理器)和Philips 8444(数/模转换器(DAC))一类的集成电路。在视频信号处理器的同一个例子中，器件160是象Thomson 1A68109(Proscan处理器)、Thomson 1A68106(立体声处理器)和Thomson 1A68105(画中画(PIP)处理器)一类的集成电路。
图2示出了IIC和IM总线协议的总线信号格式。如图2A中所示，IIC格式中的通信需要时钟信号SCL和数据信号SDA。当IIC总线暂停不用时，信号SCL和SDA应处在逻辑1的状态。当信号SCL处于逻辑1期间和当信号SDA进入逻辑0时产生“信息开始”的情况。开始情况之后就有8位器件地址的“起始位”和用确认收到该地址的确认位。地址确认位之后接着是8位(1字节)数据和数据确认位。IIC格式中的地址和数据在传输时是先传输最高有效位(MSB)。另外的数据字节连同相应的数据确认位的出现，可以是在“信息停止”或“传输结束”(EOT)情况使信息终止之前。EOT情况出现在当SCL处于逻辑1、而信号SDA上产生逻辑0到逻辑1的转换时。
图2B中所示的IM总线协议需要三个信号：启动信号IDENT、时钟信号CLOCK和数据信号DATA。IM总线协议是这样表示“信息开始”的：先是信号IDENT转换成逻辑0，接着是信号CLOCK转换成逻辑0。“信息开始”之后是一个8位地址和8位数据。IM格式中的地址和数据在传输时先传输最低有效位(LSB)。所有地址位传输之后，信号IDENT转变为逻辑1，以促使各附到总线上的IM器件将所传输的地址与器件的地址加以比较。其中不包括确认位。另外的一些数据字节可以跟在初始字节之后。“信息停止”或EOT用信号IDENT上的脉冲表示。
在图1所示的系统中，象图1中的器件160一类的IM总线协议IC的信号IDENT、CLOCK和DATA都分别耦合到来自图1中的μC100的信号SERBUS3、SERBUS1和SERBUS2上，这种安排看来是将信号SERBUS1和SERBUS2分别定为时钟信号和数据信号。因此，显然象器件150一类的IIC协议器件的信号SCL和SDA(分别为时钟和数据)就分别接到串行总线信号SERBUS1和SERBUS2，如图1A中所示。但按照本发明的一个特点，信号SCL和SDA系分别耦合到信号SERBUS2和SERBUS1上，如图1中所示。这种不一般的安排有利地防止了总线冲突问题，下面就会谈到。
在图1所示的实施例中，控制μC100产生IIC和IM格式的信息，以便供与IIC器件(例如器件150)和IM器件(例如器件160)通讯之用。控制μC100通过采用叫做“移位寄存器”方式和“位冲击”(bit-bang)方式的两种工作方式完成这项程序。移位寄存器方式用以产生IM格式信号，位冲击方式用以产生IIC格式信号。
在移位寄存器方式时，IM格式串行数据(总线线路SERBUS2上的IM信号DATA)采用图1中的8位移位寄存器112而产生。移位寄存器112是专用串行通信接口(SCI)110在μC100中的一部分。从图2B中可以看到，IM格式数据信号的各8位数据值的组成是一致的。因此，8位移位寄存器能有效地产生IM格式的8位串行数据信号。例如，当从μC100到象器件160一类的器件进行传输时，μC100将8位地址存入8位移位寄存器112，并将各位通过信号SDAT移到总线线路SERBUS2上，以产生IM格式信息的8位地址部分。传输地址之后就将8位数据字节存入移位寄存器12中，并将8位数据移到总线线路SERBUS2上。
图2A示出IIC总线协议要求数据信号(信号SDA)的波形与IM协议的波形相比是不规则的波形。更具体地说，要求8位地址或数据的起始位和确认位。移位寄存器112的容量限定在8位，这妨碍了IIC数据信号所要求的有效地产生不规则序列。因此9位序列通过在“位冲击”方式过程中执行的软件程序在μC100中产生。位冲击操作采用μC100的内部寄存器和数据管理功能，从而每次一位地在信号BDAT上产生所要求的串行位模式。例如，信号BDAT可耦合到内部寄存器的一个位上。对内部寄存器的内容的寄存、移位和履行逻辑操作的指令都可用来改变信号BDAT的值，以提供所希望有串行数据序列。
应该指出的是，位冲击方式可用产生既适用于IM格式也适用于IIC格式的串行数据信号。但移位寄存器112产生串行数据信号时的数速率比位冲击操作时的高得多，这是因为冲击处理中含有软件执行延迟所致。因此，只要有可能最好采用移位寄存器方式。
图1中，μC100中装有三态的MUX120和130供移位寄存器工作方式与位冲击工作方式之间的转换之用。MUX的转换由μC100通过耦合到MUX120和MUX130上的控制信号(图1中未示出)控制。控制信号促使MUX120和MUX130在串行移位方式过程中通过MUX120和130的“A”输入端将来自SCI110的信号SCLK和SDAT分别耦合到串行总线线路SERBUS1和SERBUS2上。于是在串行总线线路SERBUS1和SERBUS2上分别产生分别对应于信号SCLK和SDAT的IM总线信号CLOCK和DATA。在位冲击方式过程中，信号SDAT和BCLK在μC100中产生，并通过MUX120和MUX130的“B”输入端分别耦合到串行总线线路SERBUS1和SERBUS2上。于是串行总线线路SERBUS1和SEBUS2上分别产生分别对应于信号SDAT和BCLK的IIC总线信号SDA和SCL。总线线路SERBUS3仅仅是IM格式器件的启动信号IDENT，且工作方式改变时不转换。
MUX120和MUX130的三态特点使得在总线线路SERBUS1和SERBUS2上可以双向工作。控制μC100根据特定串行总线操作是否涉及数据从μC100写到某一器件、或数据从某一器件读入μC100中而控制MUX120和130的三态特点的操作。
如图1和下面的表1中所示，MUX120和MUX130的动作促使总线线路SERBUS1和SERBUS2的功能在从串行移位方式(IM格式信息)转换到位冲击方式(IIC格式信息)时逆转。
                   表1
                 SERBUS1           SERBUS2方式/格式        耦合到    功能    耦合到  功能移位寄存器/IM    SCLK      时钟    SDAT    数据位冲击/IIC       BDAT      数据    BCLK    时钟
一般说来，总线线路在信号处理系统中的作用不会在时钟和数据功能之间转换。研究下面有关上述总线冲突问题可能原因的详细说明之后，可以更好地理解上述那种方案的有利性能。
为说明总线冲突情况，下面将就图1A进行论述。图1A中，IIC器件的信号SCL和IM器件的信号CLOCK被接到串行总线线路SERBUS1，且信号SDA和DATA都被接到串行总线线路SERBUS2。因此，总线线路SERBUS1总是提供时钟信号，总线线路SERBUS2总是提供数据信号。结果，图1A的方案也包括来自SCI110的SDAT和位冲击产生的信号BDAT(两者都耦合到MUX130)和信号SCLK和BCLK(两者都接MUX120)。
图3示出了在传输IIC格式之后传输IM格式时图1A所示系统中可能出现的总线冲突问题。图3中示出了由IM传输、IIC格式传输和另一IM格式传输组成的一序列传输。在第一IM传输期间，信号SDAT耦合到SERBUS2上，且其值移出移位寄存器112外。在下一个IIC传输期间，MUX130将信号BDAT耦合到总线线路SERBUS2上，同时信号SDAT保持原先移出移位寄存器21外的上一个值。在图3的实例中，信号SDAT的上一个值是逻辑0。在IIC传输终了时，信号BDAT的值被设定为逻辑1，从而产生EOT情况，并使总线进入暂不工作的状态。
在以后的IM传输开始时，MUX130经过转换，将信号SDAT耦合到总线线路SERBUS2上。MUX130的转换会促使串行总线线路SERBUS2从暂停不工作状态的逻辑1进入来自上一个IM传输的信号SDAT的逻辑0值。总线线路SERUS1与SERBUS2之间不相等的信号延迟可能会使总线线路SERBUS2从逻辑1到逻辑0的转换时间的定时随总线线路SERBUS1上的变化而变化。图3中信号SERBUS2的阴影部分示出了该转换时间定时的变化。不相等延迟可能是例如不相等的寄生电阻和电容效应引起的。这些寄生元件在图1和1A中用电阻器R1和R2以及电容器C1和C2表示。电阻器R3是IIC数据线可能需要的工作器件(pullup device)，因为IIC器件中的总线线路驱动器一般呈开路集电极的结构。R1和R3的一般阻值分别为1千欧和10千欧。
若总线线路SERBUS2上转入逻辑0是在信号SERBUS1处于逻辑1时发生的，则在IM传输期间IIC器件会产生假起动情况，如图3中所示。这样，IIC器件和IM器件都检测出起动情况。上面说过，IIC传输的串行数据位的有效位与IM传输的不同(IM是先传输LSB，IIC则先传输MSB)。因此即使IM器件和IIC器件没有分派到同样的地址，在打算进行IM传输时IM器件欲使用的地址信息对IIC器件来说也是有效的地址。于是假的IIC起动情况和有效的IM起动情况可能会同时对IIC器件和IM器件起作用。起作用的IIC器件就会用确认位去响应有效地址从而可能破坏IM数据信号。
通过将按照本发明的上述和图1中所示特点的总线线路的作用功能加以逆反，于是，在IM传输开始时将信号SDAT加在总线线路SERBUS2上的MUX转换将促使由此产生的任何信号SERBUS2转换耦合到如图1中所示的IIC器件的时钟输入端(SCL)，而不是耦合到图1A中的数据输入端(SDA)。这样就不会发生图3中所示的假起动情况。
由于总线线路的功能的逆转，会产生类似的问题。例如，参看图3，若IM器件地址的第一个地址位或多个地址位在第二IM传输中处于逻辑1，则总线SERBUS1上的IM时钟信号CLOCK改变时，总线线路SERBUS2上的IM数据信号DATA会仍然处于逻辑1。因此，(总线线路SERBUS2上的)IIC时钟信号SCL在(总线线路SERBUS1上的)IIC数据信号SDA变化时仍然处于逻辑1。这个情况产生了一序列的IIC起动情况。然而，由于SERBUS1上的IM时钟信号在每次转换到逻辑0之后即刻返回到逻辑1，因而每次起动情况之后接着就是IIC停止情况或EOT。结果IIC器件收不到完整的8位地址，因而不可能产生导致去破坏IM传输的假确认位。
重复传输IM格式的信息时也会产生总线冲突。图4A示出了一个IM格式信息结束(用传输“停止”或“结束”(EOT)脉冲表示和另一IM信息开始的情况。在一个信息结束时，IM信号CLOCK和DATA(在图1A中的总线线路SERBUS1和SERBUS2)被迫转入不起作用状态的逻辑1。如图4A中所示，信号DATA在信号CLOCK已转入逻辑1之后开始转入逻辑1。图4A中所示的信号CLOCK与DATA的转换之间的时间延迟可能由上述对串行总线线路上的不相等的寄生载负引起的。经过逻辑转换阈值VT之后，信号DATA实际上处于逻辑1。但瞬时信号(例如杂波)可能会当信号DATA完成其转入逻辑1的转换之前而已通过阈值VT之后在信号DATA中产生负向的尖峰脉冲。因此信号DATA可能会在信号CLICK处于逻辑1时表现为趋向逻辑0的脉冲。若该脉冲持续时间足够长且系统如图1A那样连接，则会产生假IIC起动情况。
图4B示出在如图1A那样连接的系统中在出现一序列的IM格式信息的过程中可能出现的总线冲突的另一个可能原因。图1中所示的系统可以设计得使在IM传输终了时信号CLOCK和DATA上的任何“强迫”状态(例如迫使为逻辑1的状态)在IM传输终了时被释放为第三态(高阻抗)，以防该强迫状态干扰以后的总线传输。然而在该第三态情况漏泄电流将促使信号DATA值的变化较慢，如图4B所示。若高阻抗状态持续的时间足够长，信号DATA(总线线路SERBUS2)值的变化可能会与转换阈值VT相交叉，有效地将信号DATA的状态改变到逻辑0。若状态改变时信号CLOCK(总线线路SERBUS1)处于逻辑1，则在接线如图1的系统中存在假IIC起动情况。
图4A和4B中所示的潜在问题是由按照本发明的特点的转换总线线路的功能所解决的。如上面对图3所作的说明那样，象图1中那样转换总线线路的功能可以防止IIC器件的信号SDA上产生上述假转换，从而防止在上述情况下产生假IIC起动情况。

Claims (4)

1.一种设备，其特征在于包括：
包括第一信号通路和第二信号通路的数据总线；
与所述第一和所述第二信号通路相连的第一装置，用于根据通过所述第一和所述第二信号通路接收的呈现第一格式的信号处理数据；
与所述第一和所述第二信号通路相连的第二装置，用于根据通过所述第一和所述第二信号通路接收的呈现第二格式的信号处理数据；以及
与所述数据总线相连的控制装置，用于在每个第一操作模式和第二操作模式期间，产生时钟信号和数据信号，所述时钟信号和所述数据信号在所述第一模式期间呈现所述第一格式，在所述第二模式期间呈现所述第二格式，并且产生表示所述控制装置是在所述第一模式下操作还是在所述第二模式下操作的控制信号；
所述控制装置包括根据所述控制信号切换所述第一和第二信号通路的功能的开关，在所述第一模式期间将所述时钟信号和所述数据信号分别连接到所述第一和所述第二信号通路，而在所述第二模式期间将所述时钟信号和所述数据信号分别连接到所述第二和所述第一信号通路。
2.权利要求1的设备，其特征在于所述控制装置包括：
微处理器，用于在所述第一操作模式期间在所述微处理器的一个输出端产生所述数据信号；以及
移位寄存器，用于在所述第二操作模式期间在所述移位寄存器的一个输出端产生所述数据信号；
所述开关在所述第一操作模式期间将来自所述微处理器的所述输出端的所述数据信号连接到所述第二信号通路，而在所述第二操作模式期间将来自所述移位寄存器的所述输出端的所述数据信号连接到所述第一信号通路。
3.权利要求1或2的设备，其特征在于所述数据总线是串行数据总线，所述数据信号是包括由所述时钟信号确定的数据间隔的串行数据信号。
4.权利要求3的设备，其特征在于所述第一格式包括Intermetall(IM)串行总线协议，所述第二格式包括Inter IC(IIC)串行总线协议。
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