CN1818895A - 一种串并综合型总线系统及其数据传送方法 - Google Patents
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Abstract
一种串并综合型总线系统及其数据传送方法，它涉及一种应用于数控系统的串并综合型总线系统及其数据传送方法，它解决了现有的数控系统中由于主机采用并行通信而无法实现与远距离外部设备进行数据交换的问题。本发明具有一个将主设备的并行接口转换为符合串行标准接口的接口转换电路(3－2)，它包括数据输入接口(A)、数据输入接口(B)和地址输出接口(C)；本发明的总线系统利用由主设备(1)提供的控制信号输出端(ID)能够对总线上的从设备进行自动地址配置。本发明的串并综合型总线既具有并行通信方式的快速性，同时延长了总线的传输距离。本发明的总线系统尤其适用于基于PC机的数控系统(CNC)，使CNC可以通过PC机的通用并行总线扩展槽来扩展控制外部设备的能力。
Description
技术领域
本发明涉及一种应用于数控系统的串并综合型总线系统及其数据传送方法。
背景技术
通常，在网络中的数据通信分为并行通信和串行通信两种，其中，并行通信可以同时传送多位数据，通信速度较快，但不宜进行远距离通信，所以计算机的内部总线采用并行方式传送数据；串行通信时，数据是按一位一位的顺序传送的，串行数据传送的速度低，但传送的距离可以很长，所以计算机与外围设备之间的数据交换大都采用串行通信方式。在基于PC机的数控系统(CNC)中，由于PC机内部的并行总线抗干扰能力差，而且传输距离有限，不具备直接与远距离外部设备通信的能力，而CNC与外部设备的通信速率是尤为重要的，所以就有必要研制一种既有并行通信方式的快速性，又要能够进行远距离传输的更有效的总线系统。
发明内容
为了解决现有的数控系统中由于主机采用并行通信而无法实现与远距离外部设备通信的问题，本发明提供了一种串并综合型总线系统及其数据传送方法。
本发明的串并综合型总线系统，包括一个含有并行总线接口的主设备1和至少一个从设备2，所述串并综合型总线系统还包括用于连接所述主设备与所述至少一个从设备的总线电缆3-1和一个接口转换电路3-2，所述接口转换电路3-2包括一个用于将所述主设备1输出的符合并行接口标准的信号转换为符合串行接口标准信号的数据输出接口A、一个用于将总线上所述从设备2输出的符合串行接口标准的信号转换为符合并行接口标准信号的数据输入接口B、一个用于将所述主设备1输出的符合并行接口标准的信号转换为符合串行接口标准信号的地址输出接口C、一个参考地输出端、一个控制信号输出端ID；
所述串并综合型总线系统中的从设备2都设置有左右两个与上述接口电路的输出端相匹配的连接器，即所述左连接器2-1分别设置有多个数据输入端、多个数据输出端、多个地址输入端、参考地端、控制输入端IDI，所述右连接器2-2分别设置有多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输出端IDO；所述主设备1上的接口转换电路3-2的数据输出接口A的多个输出端与第一个从设备2的左连接器2-1的多个数据输入端通过总线电缆3-1相连，所述主设备1上的数据输入接口B的多个输入端与第一个从设备2的左连接器2-1的多个数据输出端通过总线电缆3-1相连，所述主设备1上的地址输出接口C与第一个从设备2的左连接器2-1的多个地址输入端通过总线电缆3-1相连，所述主设备1上的参考地输出端与第一个从设备2的左连接器2-1的参考地端通过总线电缆3-1相连，所述主设备1上的控制信号输出端ID与第一个从设备2的左连接器2-1的控制输入端IDI通过总线电缆3-1相连，所述第一个从设备2的右连接器2-2的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输出端IDO分别与第二个从设备2的左连接器2-1的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输入端IDI通过总线电缆3-1相连，第二个从设备2的右连接器2-2的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输出端IDO分别与下一个从设备2的左连接器2-1的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输入端IDI通过总线电缆3-1相连，最后一个从设备2的右连接器2-2与终端连接器相连；在每个从设备2的内部左连接器2-1的多个数据输入端、多个数据输出端、多个地址输入端和参考地端分别与右连接器2-2的多个数据输入端、多个数据输出端、多个地址输入端和参考地端相连。
串并综合型总线的从设备在总线上是串接的，本发明总线系统的数据传送方法按以下步骤进行：
首先自动配置地址：系统上电后，总线上的每个从设备2都有一个默认地址，主设备1通过控制信号输出端ID发出控制信号传输给第一个从设备2左连接器2-1的控制输入端IDI，从而激活第一个从设备2，根据第一个从设备2的类型，主设备1重新对第一个从设备2进行地址配置；在第一个从设备2地址配置完成后，第一个从设备2会通过右连接器2-2的控制输出端IDO发出一个控制信号传输给第二从设备2的左连接器2-1的控制输入端IDI，从而激活第二个从设备2，主设备1根据第二个从设备2的类型和在总线上的位置，重新对第二个从设备2进行地址配置；在第二个从设备2地址配置完成后，第二个从设备2会通过右连接器2-2的控制输出端IDO发出一个控制信号传输给下一个从设备2的左连接器2-1的控制输入端IDI，从而激活下一个从设备2，并进行地址配置，直到所有的从设备2都进行完地址配置；
所述总线系统在进行“写”操作时，地址输出接口C设置有一个初始地址
(此初始地址为总线在“空闲”状态时的默认地址)，主设备1首先将数据发送到数据输出接口A，然后主设备1再将要与主设备1进行通信的从设备2的地址发送到地址输出接口C，经过数据过渡时间T2后地址有效，再经过一个计算数据传递的最大周期T1的延时后，主设备再将初始地址传送到地址输出接口电路C，于是就完成了一个写数据周期；
所述总线系统在进行“读”操作时，地址输出接口C开始也设置在初始地址，主设备1首先将从设备2的地址发送到地址输出接口C，经过数据过渡时间T2后地址有效，然后此地址信息就会使要与主设备1进行通信的从设备2得知，并使此从设备2将要传输的数据发送到总线上，并通过总线的数条数据输入用的电缆线传送给数据输入接口B，在主设备1读取了数据之后，再将初始地址传送到地址输出接口C，于是就完成了一个读操作周期。
本发明的串并综合型总线系统将主设备中的并行接口转换为符合串行接口标准的接口。如图1和图2所示，数据输出接口A和地址接口C都是用于将主设备的并行信号转化为两路差分信号的电路，于是这两者的结构相同。如图3所示本发明的数据输出接口A的信号转换部分由多个差分电路A1组成，差分电路A1的个数等于并行数据输出的位数，每一位并行输出的信号都由一个差分电路A1转化为两路差分信号。如图2和图4所示；数据输入接口B的信号转换部分由多个差分信号转换电路B1组成，差分信号转换电路B1的个数等于并行数据输入的位数，每一位并行输入的两路差分信号都由一个差分信号转换电路B1转化为一路并行信号。
综上所述，本发明与主设备相连的A、B、C三个接口电路，仍然是并行总线传输，不同的是在总线电缆上传输的数据是具有串行接口标准的信号，因此，本发明的串并综合型总线既具有并行通信方式的快速性，同时由于增强了总线的驱动能力，从而延长了总线的传输距离。由A、B、C三个接口电路的设置可以看出，本发明的总线系统将“主”到“从”设备的数据输出、“从”到“主”设备的数据输入和“主”到“从”设备的地址输出全部分开，用不同的电缆线进行传输，避免系统进行大量的数据分析，节省了运行时间。本发明的总线系统采用自动配置地址方式，所以不用硬件地址配置开关也不会发生地址冲突。本发明的串并综合型总线尤其适用于基于PC机的数控系统(CNC)，使CNC可以通过PC机的通用并行总线扩展槽来扩展控制外部设备的能力。
附图说明
图1是本发明的串并综合型总线系统结构示意图；图2是本发明串并综合型总线的接口转换电路3-2与主设备的并行总线接口的连接关系示意图；图3是数据输出接口A的信号转换部分内部结构示意图；图4是数据输入接口B的信号转换部分内部结构示意图；图5是具体实施方式中数据输出接口A的信号转换部分电路结构示意图；图6是具体实施方式中地址输出接口C的信号转换部分电路结构示意图；图7是具体实施方式中数据输入接口B的信号转换部分电路结构示意图；图8是本发明的串并综合型总线进行地址自动配置前的从设备控制信号的状态示意图；图9是本发明的串并综合型总线进行地址自动配置后的从设备控制信号的状态示意图；图10是本发明的串并综合型总线系统进行“写”操作的时序图；图11是本发明的串并综合型总线系统进行“读”操作的时序图。
具体实施方式
如图1至图9所示，本具体实施方式的串并综合型总线系统应用于基于PC机的数控系统中，下述主设备1为工业PC机，它具有并行总线扩展槽。本具体实施方式的串并综合型总线系统包括一个含有并行总线接口的主设备1和至少一个从设备2，所述串并综合型总线系统还包括用于连接所述主设备与所述至少一个从设备的总线电缆3-1和一个接口转换电路3-2，所述接口转换电路3-2包括一个用于将所述主设备1输出的符合并行接口标准的信号转换为符合串行接口标准的差分信号的数据输出接口A、一个用于将总线上所述从设备2输出的符合串行接口标准的差分信号转换为符合并行接口标准的信号的数据输入接口B、一个用于将所述主设备1输出的符合并行接口标准的信号转换为符合串行接口标准的差分信号的地址输出接口C、一个参考地输出端、一个控制信号输出端ID；所述串并综合型总线系统中的从设备2都设置有左右两个与上述接口电路的输出端相匹配的连接器，即所述左连接器2-1分别设置有十六个数据输入端、十六个数据输出端、十六个地址输入端、参考地端、控制输入端IDI，所述右连接器2-2分别设置有十六个数据输入端、十六个数据输出端、十六个地址输入端、参考地端和控制输出端IDO，所述主设备1上的接口转换电路3-2的数据输出接口A的十六个输出端与第一个从设备2的左连接器2-1的十六个数据输入端通过总线电缆3-1相连，所述主设备1上的数据输入接口B的十六个输入端与第一个从设备2的左连接器2-1的十六个数据输出端通过总线电缆3-1相连，所述主设备1上的地址输出接口C与第一个从设备2的左连接器2-1的十六个地址输入端通过总线电缆3-1相连，所述主设备1上的参考地输出端与第一个从设备2的左连接器2-1的参考地端通过总线电缆3-1相连，所述主设备1上的控制信号输出端ID与第一个从设备2的左连接器2-1的控制输入端IDI通过总线电缆3-1相连，所述第一个从设备2的右连接器2-2的十六个数据输入端、十六个数据输出端、十六个地址输入端、参考地端和控制输出端IDO分别与第二个从设备2的左连接器2-1的十六个数据输入端、十六个数据输出端、十六个地址输入端、参考地端和控制输入端IDI通过总线电缆3-1相连，第二个从设备2的右连接器2-2的十六个数据输入端、十六个数据输出端、十六个地址输入端、参考地端和控制输出端IDO分别与下一个从设备2的左连接器2-1的十六个数据输入端、十六个数据输出端、十六个地址输入端、参考地端和控制输入端IDI通过总线电缆3-1相连，最后一个从设备2的右连接器2-2与终端连接器相连，终端连接器用于限制信号反射，在每个从设备2的内部左连接器2-1的十六个数据输入端、十六个数据输出端、十六个地址输入端和参考地端分别与右连接器2-2的十六个数据输入端、十六个数据输出端、十六个地址输入端和参考地端相连。
本具体实施方式的串并综合型总线系统中主设备采用八位并行通信的方式。上述数据输出接口A和地址输出接口C的结构相同。如图3所示，数据输出接口A的信号转换部分由八个差分电路A1组成，每一位并行输出的信号都由一个差分电路A1转化为两路差分信号+DIFF和-DIFF。如图5和图6所示，八个差分电路A1采用两个型号为AM26LS31的第一芯片IC1构成，在数据输出接口A中，主设备输出的用于数据输出的IOA(0～7)八位并行TTL信号分别通过两个第一芯片IC1转化为两路并行传输的符合RS-422接口标准的平衡差分信号+DIFFA(0～7)和-DIFFA(0～7)；在地址输出接口C中，主设备1输出的用于地址传输的IOC(0～7)八位并行信号分别通过两个第一芯片IC1转化为两路并行传输的符合RS-422接口标准的平衡差分信号+DIFFC(0～7)和-DIFFC(0～7)。如图4所示，数据输入接口B的信号转换部分由八个差分信号转换电路B1组成，每一路差分信号+DIFF和-DIFF都由一个差分信号转换电路B1转化为一路信号。如图7所示，八个差分信号转换电路B1采用两个型号为AM26LS32的第二芯片IC2构成，从设备输出的并行传输的差分信号+DIFFB(0～7)和-DIFFB(0～7)分别通过两个第二芯片IC2转化为能被主设备读取的八位并行信号IOB(0～7)，两个第二芯片IC2的1、7、9、15脚分别通过一个第一电阻R1与直流电源VCC的输出端相连。综上所述，上述接口转换电路3-2具有五十个输出端。
本具体实施方式的串并综合型总线的从设备在总线上是串接的，其数据传送方法按以下步骤进行：
如图8和图9所示，首先自动配置地址：系统上电后，总线上的每个从设备2都有一个默认地址，主设备1通过控制信号输出端ID发出控制信号传输给第一个从设备2左连接器2-1的控制输入端IDI，从而激活第一个从设备2，根据第一个从设备2的类型，主设备1重新对第一个从设备2进行地址配置；在第一个从设备2地址配置完成后，第一个从设备2会通过右连接器2-2的控制输出端IDO发出一个控制信号传输给第二从设备2的左连接器2-1的控制输入端IDI，从而激活第二个从设备2，主设备1根据第二个从设备2的类型，重新对第二个从设备2进行地址配置；在第二个从设备2地址配置完成后，第二个从设备2会通过右连接器2-2的控制输出端IDO发出一个控制信号传输给下一个从设备2的左连接器2-1的控制输入端IDI，从而激活下一个从设备2，并对其进行地址配置，直到所有的从设备2都进行完地址配置，如图9所示；
如图10所示，所述总线系统在进行“写”操作时，地址输出接口C设置有一个初始地址“0”，主设备1首先将数据发送到数据输出接口A，然后主设备1再将要与主设备1进行通信的从设备2的地址发送到地址输出接口C，经过数据过渡时间T2后地址有效，再经过一个计算数据传递的最大周期T1
的延时后，主设备1再将初始地址“0”传送到地址输出接口C，于是就完成了一个写数据周期；
如图11所示，所述总线系统在进行“读”操作时，地址输出接口C开始也设置在初始地址“0”，主设备1首先将从设备2的地址发送到地址输出接口C，经过数据过渡时间T2后地址有效，然后此地址信息就会使要与主设备进行通信的从设备得知，并使此从设备2将要传输的数据发送到总线上，并通过总线的数条数据输入用的电缆线传送给数据输入接口B，在主设备1读取了数据之后，再将初始地址“0”传送到地址输出接口C，于是就完成了一个读操作周期。
本实施方式的串并综合型总线系统从主设备1出来有八根地址线，寻址范围是0～FF，其中地址0作为默认的“空闲”状态地址，保留用作两个总线地址信号之间的空闲状态，地址1和2作为总线的通用寄存器地址，该总线通用寄存器中各位的定义和用途参见下表1。
表1总线通用寄存器的用途
| 总线地址 | 位号 | 用途 |
| 1 | 7 | 初始化串并综合型总线0——默认值1——将串并综合型总线上的所有设备基址都设置为默认地址F8。 |
| 6～3 | 预留，不能将这些位设置为“1”。 | |
| 2 | 复位看门狗超时标志0——默认值1——将看门狗超时标志复位为“0”。 | |
| 1 | 将看门狗计数器设置为最小值0——默认值1——将看门狗计数器复位为“0” | |
| 0 | 将看门狗计数器设置为最大值0——默认值1——将看门狗计数器设置为“FFFF”。 | |
| 2 | 0～7 | 预留，不能将该字节中的位设置为“1”。 |
本实施方式的串并综合型总线将地址3及之后的地址划分为32个逻辑区，每个逻辑区可以对应一个从设备，使一条串并综合型总线系统最多可以连接32个从设备，总线在进行地址自动配置时按下表2分配每个从设备的基址。
表2串并综合型总线上从设备的地址配置
| 总线地址 | 设备号 | 总线地址 | 设备号 | 总线地址 | 设备号 | 总线地址 | 设备号 |
| 03～07 | 1 | 40～47 | 9 | 80～87 | 17 | C0～C7 | 25 |
| 08～0F | 2 | 48～4F | 10 | 88～8F | 18 | C8～CF | 26 |
| 10～17 | 3 | 50～57 | 11 | 90～97 | 19 | D0～D7 | 27 |
| 18～2F | 4 | 58～5F | 12 | 98～9F | 20 | D8～DF | 28 |
| 20～27 | 5 | 60～67 | 13 | A0～A7 | 21 | E0～E7 | 29 |
| 28～2F | 6 | 68～6F | 14 | A8～AF | 22 | E8～EF | 30 |
| 30～37 | 7 | 70～77 | 15 | B0～B7 | 23 | F0～F7 | 31 |
| 38～3F | 8 | 78～7F | 16 | B8～BF | 24 | F8～FF | 32 |
从上表可以看出，第一个从设备2的寻址范围是5个字节，其他31个从设备的寻址范围是8个字节，这8个字节的定义和功能参见下表3，第一个从设备2的5个字节的意义也参见下表3。
表3每个从设备的地址字节定义
对于大多数从设备来说，8个字节的寻址范围是不够的，因此，串并综合型总线还采用了变址寄存器来扩展总线的寻址范围。如表3所示，每个设备都有3个字节用于对变址寄存器进行操作，其中一个字节用于控制对变址寄存器的写操作，另一个字节控制读操作，还有一个字节作为通用寄存器。每个变址寄存器可以寻址256个字节，变址寄存器的功能和定义参见表4。总线可以通过变址寄存器来增加对从设备的寻址范围。
表4
| 变址寄存器地址 | 意义 |
| 7～256 | 自定义设备的功能 |
| 6～5 | 保留 |
| 4 | 读或写总线测试状态 |
| 3 | 写基址 |
| 2 | 读标示码 |
| 1 | 写命令 |
| 0 | 读状态 |
Claims (4)
1、一种串并综合型总线系统，所述串并综合型总线系统包括一个含有并行总线接口的主设备(1)和至少一个从设备(2)，其特征在于所述串并综合型总线系统还包括用于连接所述主设备与所述至少一个从设备的总线电缆(3-1)和一个接口转换电路(3-2)，所述接口转换电路(3-2)包括一个用于将所述主设备(1)输出的符合并行接口标准信号转换为符合串行接口标准的差分信号的数据输出接口(A)、一个用于将总线上所述从设备(2)输出的符合串行接口标准的差分信号转换为符合并行接口标准信号的数据输入接口(B)、一个用于将所述主设备(1)输出的符合并行接口标准的信号转换为符合串行接口标准信号的地址输出接口(C)、一个参考地输出端、一个控制信号输出端(ID)；
所述串并综合型总线系统中的从设备(2)都设置有左右两个与上述接口电路的输出端相匹配的连接器，即所述左连接器(2-1)分别设置有多个数据输入端、多个数据输出端、多个地址输入端、参考地端、控制输入端(IDI)，所述右连接器(2-2)分别设置有多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输出端(IDO)，所述主设备(1)上的接口转换电路(3-2)的数据输出接口(A)的多个输出端与第一个从设备(2)的左连接器(2-1)的多个数据输入端通过总线电缆(3-1)相连，所述主设备(1)上的数据输入接口(B)的多个输入端与第一个从设备(2)的左连接器(2-1)的多个数据输出端通过总线电缆(3-1)相连，所述主设备(1)上的地址输出接口(C)与第一个从设备(2)的左连接器(2-1)的多个地址输入端通过总线电缆(3-1)相连，所述主设备(1)上的参考地输出端与第一个从设备(2)的左连接器(2-1)的参考地端通过总线电缆(3-1)相连，所述主设备(1)上的输出端(ID)与第一个从设备(2)的左连接器(2-1)的控制输入端(IDI)通过总线电缆(3-1)相连，所述第一个从设备(2)的右连接器(2-2)的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输出端(IDO)分别与第二个从设备(2)的左连接器(2-1)的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输入端(IDI)通过总线电缆(3-1)相连，第二个从设备(2)的右连接器(2-2)的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输出端(IDO)分别与下一个从设备(2)的左连接器(2-1)的多个数据输入端、多个数据输出端、多个地址输入端、参考地端和控制输入端(IDI)通过总线电缆(3-1)相连，最后一个从设备(2)的右连接器(2-2)与终端连接器相连，在每个从设备(2)的内部左连接器(2-1)的多个数据输入端、多个数据输出端、多个地址输入端和参考地端分别与右连接器(2-2)的多个数据输入端、多个数据输出端、多个地址输入端和参考地端相连。
2、根据权利要求1所述的一种串并综合型总线系统，其特征在于所述数据输出接口(A)的信号转换部分由多个差分电路(A1)组成，差分电路(A1)的个数等于并行数据输出的位数，每一位并行输出的信号都由一个差分电路(A1)转化为两路差分信号；数据输出接口(A)和地址输出接口(C)的信号转换部分电路结构相同。
3、根据权利要求1所述的一种串并综合型总线系统，其特征在于所述数据输入接口(B)的信号转换部分由多个差分信号转换电路(B1)组成，差分信号转换电路(B1)的个数等于并行数据输入的位数，每一位并行输入的两路差分信号都由一个差分信号转换电路(B1)转化为一路并行信号。
4、权利要求1所述的一种串并综合型总线系统的数据传送方法，其特征在于所述数据传送方法按以下步骤进行：
首先自动配置地址：系统上电后，总线上的每个从设备(2)都有一个默认地址，主设备(1)通过控制信号输出端(ID)发出控制信号传输给第一个从设备(2)左连接器(2-1)的控制输入端(IDI)，从而激活第一个从设备(2)，根据第一个从设备(2)的类型，主设备(1)重新对第一个从设备(2)进行地址配置；在第一个从设备(2)地址配置完成后，第一个从设备(2)会通过右连接器(2-2)的控制输出端(IDO)发出一个控制信号传输给第二从设备(2)的左连接器(2-1)的控制输入端(IDI)，从而激活第二个从设备(2)，主设备(1)根据第二个从设备(2)的类型，重新对第二个从设备(2)进行地址配置；在第二个从设备(2)地址配置完成后，第二个从设备(2)会通过右连接器(2-2)的控制输出端(IDO)发出一个控制信号传输给下一个从设备(2)的左连接器(2-1)的控制输入端(IDI)，从而激活下一个从设备(2)，并对其进行地址配置，直到所有的从设备(2)都进行完地址配置；
所述总线系统在进行“写”操作时，地址输出接口(C)设置有一个初始地址，主设备(1)首先将数据发送到数据输出接口(A)，然后主设备(1)再将要与主设备(1)进行通信的从设备(2)的地址发送到地址输出接口(C)，经过数据过渡时间(T2)后地址有效，再经过一个计算数据传递的最大周期(T1)的延时后，主设备(1)再将初始地址传送到地址输出接口(C)，于是就完成了一个写数据周期；
所述总线系统在进行“读”操作时，地址输出接口(C)开始也设置在初始地址，主设备(1)首先将从设备(2)的地址发送到地址输出接口(C)，经过数据过渡时间(T2)后地址有效，然后此地址信息就会使要与主设备(1)进行通信的从设备(2)得知，并使此从设备(2)将要传输的数据发送到总线上，并通过总线的数条数据输入用的电缆线传送给数据输入接口(B)，在主设备(1)读取了数据之后，再将初始地址传送到地址输出接口(C)，于是就完成了一个读操作周期。
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