JP2006303786A - データ送受信回路 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 49
- 230000000630 rising effect Effects 0.000 claims description 12
- 230000001934 delay Effects 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 23
- 238000011084 recovery Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 238000012216 screening Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 1
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Abstract
【課題】 実際のアプリケーションでの動作を確実に保証するテストを行なうことができるデータ送受信回路を提供する。
【解決手段】 送信回路部20を構成するシリアライザ21で生成されたシリアルデータSDataを受け取って受信回路部30に渡すループバック経路40に、シリアライザ21から受け取ったシリアルデータSDataの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路400を備えた。
【選択図】 図1
【解決手段】 送信回路部20を構成するシリアライザ21で生成されたシリアルデータSDataを受け取って受信回路部30に渡すループバック経路40に、シリアライザ21から受け取ったシリアルデータSDataの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路400を備えた。
【選択図】 図1
Description
本発明は、シリアルデータを生成して外部に向けて送信する送信回路部と、外部から送信されてきたシリアルデータを受信する受信回路部と、上記送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って上記受信回路部に渡すループバック回路部とを備えたデータ送受信回路に関する。
従来より、上述したデータ送受信回路において、高速なクロックを生成するPLL(Phase Locked Loop)回路部を備え、そのPLL回路部で生成されたクロックを送信回路部および受信回路部の双方で用いることにより、シリアルデータの送信および受信を高速に行なうデータ送受信回路が知られている。このようなデータ送受信回路の高速動作テストを安価で低速なLSIテスタで実現させるために、送信回路部で生成されたシリアルデータをループバック回路部を経由して受信回路部で受信することによりテストを行なう、いわゆるループバックテストという手法が採用されている。
例えば、特許文献1には、送信回路部である擬似ランダムシリアルデータ発生器で生成したテストデータを、クロックリカバリ回路を構成するPLL回路部のクロックを用いて受信回路部であるリタイミング回路部で受信し、受信したシリアルデータのビットエラーをビットエラー検出器で検出する技術が提案されている。
また、特許文献2には、クロックリカバリ回路を構成するPLL回路部のクロックを遅延させる遅延制御回路を備え、このクロックに同期して、擬似ランダムシリアルデータ発生器で生成したテストデータの位相を可変し、可変した位相を有するテストデータをクロックリカバリ回路で受信し、受信したテストデータを期待値発生/照合回路で判定する技術が提案されている。
特開平9−284259号公報
特開2001−308838号公報
上述した特許文献1に提案された技術では、送信回路部である擬似ランダムシリアルデータ発生器から、内部ループバック経路を伝播して受信回路部であるリタイミング回路部に到達する入力データの位相は一度決定されると変更されることはなく、従って入力データの位相を可変してのテストは行なわれないという問題がある。一方、特許文献2に提案された技術では、入力データの位相を可変してのテストは行なわれるものの、以下のような問題がある。
実際のアプリケーションでは、データ送受信回路には、外部に備えられた送信回路や伝送線等の遅延特性により生じる歪を含むシリアルデータが入力される場合がある。しかし、特許文献2に提案された技術では、歪を含む入力データ、即ち立ち上がりの位相と立ち下がりの位相とが異なる歪んだ入力データによるテストは行なわれていない。換言すれば、入力データのHレベルの時間とLレベルの時間とにより定まるデューティ比の変動に対するテストは行なわれておらず、従って実際のアプリケーションでの動作を保証する点に欠けるという問題がある。
本発明は、上記事情に鑑み、実際のアプリケーションでの動作を確実に保証するテストを行なうことができるデータ送受信回路を提供することを目的とする。
上記目的を達成する本発明のデータ送受信回路は、シリアルデータを生成して外部に向けて送信する送信回路部と、外部から送信されてきたシリアルデータを受信する受信回路部と、上記送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って上記受信回路部に渡すループバック回路部とを備えたデータ送受信回路において、
上記ループバック回路部が、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を備えたことを特徴とする。
上記ループバック回路部が、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を備えたことを特徴とする。
本発明のデータ送受信回路は、送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って受信回路部に渡すループバック回路部が、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を備えたものであるため、外部に歪を含むシリアルデータを発生するテストデータ発生回路を備える必要もなく、立ち上がりの位相と立ち下がりの位相とが異なる歪んだシリアルデータによるテストを行なうことができる。従って、簡単な構成で、実際のアプリケーションでの動作を確実に保証するテストを行なうことができる。
ここで、上記位相調整回路が、シリアルデータの遅延量を自在に遅延させる遅延回路と、シリアルデータのデューティ比を変更するデューティ比変更回路とからなることが好ましい。
このようにすると、後述する実施形態に示すように、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を、簡単に構成することができる。
また、上記遅延回路による遅延量を周期的に振動させる遅延制御回路を備えることも好ましい態様である。
このような遅延制御回路を備えると、シリアルデータの位相の遷移速度(変化周期)を適宜設定することができ、クロックデータリカバリ機能に要求される入力ジッタトレランス目標性能を満足するか否かを判定するためのスクリーニングを行なうことができる。
本発明のデータ送受信回路によれば、実際のアプリケーションでの動作を確実に保証するテストを行なうことができる。
以下、図面を参照して本発明の実施の形態を説明する。
図1は、本発明の一実施形態のデータ送受信回路を示す図である。
図1に示すデータ送受信回路1には、高速なクロックCLKを生成するPLL回路10と、シリアライザ21およびバッファ22からなる送信回路部20が備えられている。シリアライザ21は、外部からのパラレルの送信データTransmitDataをPLL回路10からのクロックCLKを用いて、シリアルデータSDataを生成する。生成されたシリアルデータSDataは、バッファ22を経由してシリアルデータSOとして外部に出力される。
また、データ送受信回路1には、外部からのシリアルデータSIが入力されるバッファ31と、マルチプレクサ32と、クロック/データリカバリ回路33と、デシリアライザ34とからなる受信回路部30が備えられている。
さらに、データ送受信回路1には、送信回路部20で生成されたシリアルデータSOと同一のシリアルデータSDataを受け取って、受信回路部30に渡すループバック経路40(本発明にいうループバック回路部の一例に相当)が備えられている。このループバック経路40には、シリアライザ21から受け取ったシリアルデータSDataの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路400が備えられている。
また、データ送受信回路1には、位相調整回路400に備えられた後述する遅延回路による遅延量を周期的に振動させる遅延制御回路50が備えられている。
このように構成されたデータ送受信回路1では、通常の動作モードにおいて、送信回路部20でシリアルデータを生成して外部に向けて送信する場合は、シリアライザ21に入力されたパラレルの送信データTransmitDataをPLL回路10からのクロックCLKを用いてシリアルデータSDataを生成し、バッファ22を経由して外部に向けてシリアルデータSOとして出力する。また、外部から送信されてきたシリアルデータSIを受信回路部30で受信する場合は、そのシリアルデータSIをバッファ32,マルチプレクサ32を経由してクロック/データリカバリ回路33に入力し、そのクロック/データリカバリ回路33でPLL回路10からのいずれかのクロックで取り込み、さらにデシリアライザ34でPLL回路10のクロックCLKを用いてパラレルデータRecoveredDataを生成する。
一方、本実施形態のデータ送受信回路1の動作を高速にテストするテストモードにおいては、外部に設けられたLSIテスタから、テストデータとしての送信データTransmitDataをシリアライザ21に入力する。シリアライザ21では、この送信データTransmitDataをPLL回路10のクロックCLKを用いてシリアルデータSDataを生成する。さらに、位相調整回路400で、シリアライザ21から受け取ったシリアルデータSDataの立ち上がりの位相および立ち下がりの位相を個別に調整し、調整された位相を有するシリアルデータSDataを、マルチプレクサ32を経由してクロック/データリカバリ回路33に入力する。クロック/データリカバリ回路33では、そのシリアルデータSDataを、PLL回路10からのいずれかのクロックで取り込み、デシリアライザ34でパラレルデータRecoveredDataを生成する。生成されたパラレルデータRecoveredDataは、外部に設けられたLSIテスタで、実際のアプリケーションでの動作を確実に保証することができるか否かが判定される。
図2は、図1に示す位相調整回路の構成を示す図である。
図2に示す位相調整回路400には、シリアルデータSDataの遅延量を自在(ここでは、デューティ比にしておよそ50%程度の遅延量)に遅延させる、複数の遅延セル411からなる遅延回路410が備えられている。また、この位相調整回路400には、マルチプレクサ412と、エクスクルーシブオアゲート413,414,415と、シリアルデータSDataのデューティ比を変更するデューティ比変更回路420とが備えられている。エクスクルーシブオアゲート413,414,415には、遅延制御回路50からの所定のテストシーケンス信号である後述するカウント出力信号Q<0>;Q<3>,Q<1>;Q<3>,Q<2>;Q<3>が入力される。また、デューティ比変更回路420には、マルチプレクサ412を経由して入力されるシリアルデータSDataのデューティ比を変更するためのデューティ比変更信号TR<3:0>が外部から入力される。
ここで、遅延回路410は、図2に示すように、遅延セル411が複数個直列に接続された構成であり、さらに複数個直列に接続された遅延セル411の各接続点とマルチプレクサ412の各入力端子とが接続されている。
図3は、図2に示す遅延セルの構成例を示す図である。
図3に示す遅延セル411は、2つのナンドゲート411a,411bから構成されている。各ナンドゲート411a,411bの各一方の入力端子は電源Vccに接続されており、ナンドゲート411aの他方の入力端子に入力されたシリアルデータSDataは、その論理が反転されるとともに遅延されて、次段のナンドゲート411bの他方の入力端子に入力される。ナンドゲート411bに入力されたシリアルデータSDataは、そのの論理が再び反転されるとともにさらに遅延される。このようにして、遅延セル411でシリアルデータSDataが所定の遅延量だけ遅延される。
図4は、図2に示すデューティ比変更回路の構成を示す図である。
図4に示すデューティ比変更回路420には、第1のインバータ素子を構成するpMOSトランジスタ421a,nMOSトランジスタ421bおよび第1のインバータ素子をオン,オフ制御するためのnMOSトランジスタ421cと、第2のインバータ素子を構成するpMOSトランジスタ422a,nMOSトランジスタ422bおよび第2のインバータ素子をオン,オフ制御するためのnMOSトランジスタ422cと、第3のインバータ素子を構成するpMOSトランジスタ423a,nMOSトランジスタ423bおよび第3のインバータ素子をオン,オフ制御するためのnMOSトランジスタ423cと、第4のインバータ素子を構成するpMOSトランジスタ424a,nMOSトランジスタ424bおよび第4のインバータ素子をオン,オフ制御するためのnMOSトランジスタ424cとが備えられている。また、nMOSトランジスタ421c,422c,423c,424cには、デューティ比変更信号TR<0>,TR<1>,TR<2>,TR<3>が入力される。ここで、nMOSトランジスタ421b,422b,423b,424bのトランジスタサイズ比は、1:2:4:8である。このため、第1,第2,第3,第4のインバータ素子を、nMOSトランジスタ421c,422c,423c,424cに入力されるデューティ比変更信号TR<0>,TR<1>,TR<2>,TR<3>で制御することにより、24=16通りのデューティ比を作り出すことができる。
また、このデューティ比変更回路420には、出力バッファを構成する、第5のインバータ素子を構成するpMOSトランジスタ425a,nMOSトランジスタ425b,425cおよび第6のインバータ素子を構成するpMOSトランジスタ426a,nMOSトランジスタ426b,426cが備えられている。
このように構成されたデューティ比変更回路420では、マルチプレクサ412からの出力信号を受けて、外部からのデューティ比変更信号TR<0>,TR<1>,TR<2>,TR<3>で、サイズ比が異なるnMOSトランジスタ421b,422b,423b,424bのうちの1つ以上のトランジスタをアクティブ(オン状態)にして、上記出力バッファから出力することでデューティ比を変更することができる。
図5は、図2に示す位相調整回路に入力されるカウント出力信号を生成する遅延制御回路を示す図、図6は、図2に示す位相調整回路におけるタイミングチャートである。
図5に示す遅延制御回路50は、4ビットバイナリアップカウンタから構成されており、この遅延制御回路50は、図6に示すアップデート信号UPDATEを入力し、これにより図2に示す位相調整回路400を構成する遅延回路410による遅延量を周期的に振動させるテストシーケンス信号であるカウント出力信号Q<0>,Q<1>,Q<2>,Q<3>を生成する。ここで、図2に示すエクスクルーシブオアゲート413には、図6に示すカウント出力信号Q<0>,Q<3>が入力され、そのエクスクルーシブオアゲート413からセレクト信号SL<0>が出力される。また、エクスクルーシブオアゲート414にはカウント出力信号Q<1>,Q<3>が入力され、そのエクスクルーシブオアゲート414からセレクト信号SL<1>が出力される。さらに、エクスクルーシブオアゲート415にはカウント出力信号Q<2>,Q<3>が入力され、そのエクスクルーシブオアゲート415からセレクト信号SL<2>が出力される。
マルチプレクサ412の制御端子には、これらセレクト信号SL<0>,SL<1>,SL<2>が入力される。即ち、マルチプレクサ412には、これらセレクト信号SL<0>,SL<1>,SL<2>の論理和である、図6に示す値(0,1,2,3,4,5,6,7,7,6,5,4、3,2,1,0)が順次に入力される。従って、マルチプレクサ412では、先ず、遅延回路410の、入力端子0,1に接続されているノードにおける最小の遅延量(遅延量0)を有するシリアルデータSDataを選択出力する。次いで、遅延回路410の、入力端子2に接続されているノードにおける次に小さい遅延量を有するシリアルデータSDataを選択出力する。以下、同様にして、遅延回路410の、入力端子6,7に接続されているノードにおける最も大きい遅延量を有するシリアルデータSDataを選択出力する。このように、遅延制御回路50のカウント出力信号Q<0>,Q<1>,Q<2>,Q<3>の値が大きくなるにつれて、マルチプレクサ412の制御端子に入力されているセレクト信号SL<0>,SL<1>,SL<2>の値も大きくなる。従って、マルチプレクサ412から最小の遅延量を有するシリアルデータSDataから最大の遅延量を有するシリアルデータSDataが順次に出力される。その後、カウント出力信号Q<0>,Q<1>,Q<2>,Q<3>の値が大きくなるにつれて、マルチプレクサ412の制御端子に入力されているセレクト信号SL<0>,SL<1>,SL<2>の値が小さくなる。すると、今度は、マルチプレクサ412から最大の遅延量を有するシリアルデータSDataから最小の遅延量を有するシリアルデータSDataが順次に出力される。マルチプレクサ412は、このようなテストシーケンスであるUPDATEcycle(更新サイクル)に応じて動作する。
図7は、セレクト信号と更新サイクルの関係を示す図である。
上述したように、セレクト信号SL<0>,SL<1>,SL<2>の値が大きくなるにつれて、マルチプレクサ412から最小の遅延量を有するシリアルデータSDataから最大の遅延量を有するシリアルデータSDataが順次に出力される。その後、セレクト信号SL<0>,SL<1>,SL<2>の値が小さくなるにつれて、マルチプレクサ412から最大の遅延量を有するシリアルデータSDataから最小の遅延量を有するシリアルデータSDataが順次に出力される。このようにして、所望の速度でシリアルデータSDataの遅延量を変化させ、さらにデューティ比変更回路420でそのシリアルデータSDataのデューティ比を変更することで、シリアルデータSDataの立ち上がりの位相および立ち下がりの位相を個別に変化させることができる。
本実施形態のデータ送受信回路1は、送信回路部20で生成されたシリアルデータSOと同一のシリアルデータSDataを受け取って受信回路部30に渡すループバック経路40が、送信回路部20から受け取ったシリアルデータSDataの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路400を備えている。この位相調整回路400から、クロック/データリカバリ回路33に、立ち上がりの位相および立ち下がりの位相が個別に調整されたシリアルデータSDataが入力される。このため、外部に歪を含むシリアルデータを発生するテストデータ発生回路を備える必要もなく、立ち上がりの位相と立ち下がりの位相とが異なる歪んだシリアルデータSDataによるテストを行なうことができる。従って、簡単な構成で、実際のアプリケーション上の遅延歪みを想定したクロックデータリカバリ機能のテストを実時間で高速に行なうことができる。また、シリアルデータSDataの位相の遷移速度(変化周期)は遅延制御回路50で適宜設定することができる。従って、クロックデータリカバリ機能に要求される入力ジッタトレランス目標性能を満足するか否かを判定するためのスクリーニングを実施することができる。
1 データ送受信回路
10 PLL回路
20 送信回路部
21 シリアライザ
22,31 バッファ
30 受信回路部
32,412 マルチプレクサ
33 クロック/データリカバリ回路
34 デシリアライザ
40 ループバック経路
50 遅延制御回路
400 位相調整回路
410 遅延回路
411 遅延セル
411a,411b ナンドゲート
413,414,415 エクスクルーシブオアゲート
420 デューティ比変更回路
421a,422a,423a,424a,425a,426a pMOSトランジスタ
421b,422b,423b,424b,425b,426b,421c,422c,423c,424c,425c,426c nMOSトランジスタ
10 PLL回路
20 送信回路部
21 シリアライザ
22,31 バッファ
30 受信回路部
32,412 マルチプレクサ
33 クロック/データリカバリ回路
34 デシリアライザ
40 ループバック経路
50 遅延制御回路
400 位相調整回路
410 遅延回路
411 遅延セル
411a,411b ナンドゲート
413,414,415 エクスクルーシブオアゲート
420 デューティ比変更回路
421a,422a,423a,424a,425a,426a pMOSトランジスタ
421b,422b,423b,424b,425b,426b,421c,422c,423c,424c,425c,426c nMOSトランジスタ
Claims (3)
- シリアルデータを生成して外部に向けて送信する送信回路部と、外部から送信されてきたシリアルデータを受信する受信回路部と、前記送信回路部で生成されたシリアルデータと同一のシリアルデータを受け取って前記受信回路部に渡すループバック回路部とを備えたデータ送受信回路において、
前記ループバック回路部が、シリアルデータの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路を備えたことを特徴とするデータ送受信回路。 - 前記位相調整回路が、シリアルデータの遅延量を自在に遅延させる遅延回路と、シリアルデータのデューティ比を変更するデューティ比変更回路とからなることを特徴とする請求項1記載のデータ送受信回路。
- 前記遅延回路による遅延量を周期的に振動させる遅延制御回路を備えたことを特徴とする請求項2記載のデータ送受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005121069A JP2006303786A (ja) | 2005-04-19 | 2005-04-19 | データ送受信回路 |
Publications (1)
Publication Number | Publication Date |
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JP2006303786A true JP2006303786A (ja) | 2006-11-02 |
Family
ID=37471566
Family Applications (1)
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JP2005121069A Pending JP2006303786A (ja) | 2005-04-19 | 2005-04-19 | データ送受信回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2006303786A (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100727 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101124 |