JP2001308838A - 試験装置 - Google Patents
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- JP2001308838A JP2001308838A JP2000116999A JP2000116999A JP2001308838A JP 2001308838 A JP2001308838 A JP 2001308838A JP 2000116999 A JP2000116999 A JP 2000116999A JP 2000116999 A JP2000116999 A JP 2000116999A JP 2001308838 A JP2001308838 A JP 2001308838A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ディジタル通信の受信側で使用されるＬＳＩ
に対して、比較的低速の廉価なＬＳＩテスタを用いて高
速のクロックリカバリ動作の試験をおこなうこと。 【解決手段】 試験装置４は、クロックリカバリ回路１
内のクロック逓倍回路１１から出力されたたとえば１２
５ＭＨｚクロックに基づいて擬似乱数を発生させる擬似
乱数発生回路４２と、クロックリカバリ回路１から出力
された１２５Ｍｂｐｓ再生データと期待値データとをた
とえば５ビットまたは１５ビットずつ照合してその結果
を１ビットの試験出力として出力する期待値発生／照合
回路４４を有する。そして、実際にはＬＳＩ内部のクロ
ックリカバリ回路１および試験装置４はたとえば１２５
ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部か
らは２５ＭＨｚの低速データとして認識されるような試
験出力を外部に出力させる。
に対して、比較的低速の廉価なＬＳＩテスタを用いて高
速のクロックリカバリ動作の試験をおこなうこと。 【解決手段】 試験装置４は、クロックリカバリ回路１
内のクロック逓倍回路１１から出力されたたとえば１２
５ＭＨｚクロックに基づいて擬似乱数を発生させる擬似
乱数発生回路４２と、クロックリカバリ回路１から出力
された１２５Ｍｂｐｓ再生データと期待値データとをた
とえば５ビットまたは１５ビットずつ照合してその結果
を１ビットの試験出力として出力する期待値発生／照合
回路４４を有する。そして、実際にはＬＳＩ内部のクロ
ックリカバリ回路１および試験装置４はたとえば１２５
ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部か
らは２５ＭＨｚの低速データとして認識されるような試
験出力を外部に出力させる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から入力され
たディジタルデータに基づいて再生されたクロックの再
生状態を試験するための再生クロックの試験装置に関す
る。ディジタル通信技術においては、伝送する信号数を
減らすため、送信側から受信側に情報データのみを送信
することがある。この場合、受信側では、受信した情報
データに基づいてクロックを再生するクロックリカバリ
処理がおこなわれる。そのため、受信側のＬＳＩでは、
クロックリカバリ動作が正常におこなわれるか否かの試
験をおこなう必要がある。
たディジタルデータに基づいて再生されたクロックの再
生状態を試験するための再生クロックの試験装置に関す
る。ディジタル通信技術においては、伝送する信号数を
減らすため、送信側から受信側に情報データのみを送信
することがある。この場合、受信側では、受信した情報
データに基づいてクロックを再生するクロックリカバリ
処理がおこなわれる。そのため、受信側のＬＳＩでは、
クロックリカバリ動作が正常におこなわれるか否かの試
験をおこなう必要がある。
【０００２】
【従来の技術】クロックリカバリ回路の一例およびその
動作、ならびにそのクロックリカバリ回路を試験するた
めの従来の試験装置について説明する。便宜上、入力デ
ータは１２５Ｍｂｐｓの１ビットデータとし、また、ク
ロック源の周波数は２５ＭＨｚとする。
動作、ならびにそのクロックリカバリ回路を試験するた
めの従来の試験装置について説明する。便宜上、入力デ
ータは１２５Ｍｂｐｓの１ビットデータとし、また、ク
ロック源の周波数は２５ＭＨｚとする。
【０００３】図１３は、一般的なクロックリカバリ回路
の一例の構成を示すブロック図である。このクロックリ
カバリ回路１は、５逓倍回路１１、位相制御回路１２、
変化点比較回路１３、積分回路１４およびサンプリング
回路１５を備えている。５逓倍回路１１は、図示しない
クロック源から供給された２５ＭＨｚのクロックを５逓
倍して、１２５ＭＨｚのクロックを生成する。５逓倍回
路１１はたとえばＰＬＬ回路である。変化点比較回路１
３は、５逓倍回路１１により生成された１２５ＭＨｚク
ロックの立ち下がり変化点と１２５Ｍｂｐｓ入力データ
の変化点との時間的なずれを検出する。積分回路１４
は、変化点比較回路１３により検出された時間的なずれ
を積分する。
の一例の構成を示すブロック図である。このクロックリ
カバリ回路１は、５逓倍回路１１、位相制御回路１２、
変化点比較回路１３、積分回路１４およびサンプリング
回路１５を備えている。５逓倍回路１１は、図示しない
クロック源から供給された２５ＭＨｚのクロックを５逓
倍して、１２５ＭＨｚのクロックを生成する。５逓倍回
路１１はたとえばＰＬＬ回路である。変化点比較回路１
３は、５逓倍回路１１により生成された１２５ＭＨｚク
ロックの立ち下がり変化点と１２５Ｍｂｐｓ入力データ
の変化点との時間的なずれを検出する。積分回路１４
は、変化点比較回路１３により検出された時間的なずれ
を積分する。
【０００４】位相制御回路１２は、積分回路１４の積分
結果に基づいて、１２５ＭＨｚクロックの立ち下がり変
化点と入力データの変化点とが一致するように、５逓倍
回路１１により生成された１２５ＭＨｚクロックの位相
を制御する。サンプリング回路１５は、位相制御回路１
２により位相制御された１２５ＭＨｚクロックの立ち上
がり変化点で入力データをサンプリングする。再生クロ
ックは、２５ＭＨｚクロックを５逓倍し、１２５Ｍｂｐ
ｓ入力データに同期させることにより得られる。再生デ
ータは、その再生クロックに基づいて１２５Ｍｂｐｓ入
力データをサンプリングすることにより得られる。
結果に基づいて、１２５ＭＨｚクロックの立ち下がり変
化点と入力データの変化点とが一致するように、５逓倍
回路１１により生成された１２５ＭＨｚクロックの位相
を制御する。サンプリング回路１５は、位相制御回路１
２により位相制御された１２５ＭＨｚクロックの立ち上
がり変化点で入力データをサンプリングする。再生クロ
ックは、２５ＭＨｚクロックを５逓倍し、１２５Ｍｂｐ
ｓ入力データに同期させることにより得られる。再生デ
ータは、その再生クロックに基づいて１２５Ｍｂｐｓ入
力データをサンプリングすることにより得られる。
【０００５】図１４は、図１３のクロックリカバリ回路
の動作タイミングを示すタイミングチャートである。図
１４において、入力データＤ11，Ｄ12に対して再生クロ
ックの位相が進んでいるため、再生クロックの位相を遅
らせるように制御される。入力データＤ13，Ｄ14に対し
て再生クロックの位相が遅れているため、再生クロック
の位相を進めるように制御される。
の動作タイミングを示すタイミングチャートである。図
１４において、入力データＤ11，Ｄ12に対して再生クロ
ックの位相が進んでいるため、再生クロックの位相を遅
らせるように制御される。入力データＤ13，Ｄ14に対し
て再生クロックの位相が遅れているため、再生クロック
の位相を進めるように制御される。
【０００６】入力データＤ15に対しては、再生クロック
の位相を遅らせるように制御される。図１４において、
符号Ｄ21，Ｄ22，Ｄ23，Ｄ24，Ｄ25はそれぞれ入力デー
タＤ11，Ｄ12，Ｄ13，Ｄ14，Ｄ15に対応する再生データ
である。
の位相を遅らせるように制御される。図１４において、
符号Ｄ21，Ｄ22，Ｄ23，Ｄ24，Ｄ25はそれぞれ入力デー
タＤ11，Ｄ12，Ｄ13，Ｄ14，Ｄ15に対応する再生データ
である。
【０００７】受信側の装置に使用されるＬＳＩのクロッ
クリカバリ動作を試験する方法として、実際の動作環境
に近い試験環境を構築して試験をおこなう非同期試験が
ある。また、他の試験方法として、クロックリカバリ動
作を同期化し、テストパターンを使用してＬＳＩテスタ
上で試験をおこなう同期試験がある。
クリカバリ動作を試験する方法として、実際の動作環境
に近い試験環境を構築して試験をおこなう非同期試験が
ある。また、他の試験方法として、クロックリカバリ動
作を同期化し、テストパターンを使用してＬＳＩテスタ
上で試験をおこなう同期試験がある。
【０００８】図１５は、従来の非同期試験装置の構成を
示すブロック図である。この非同期試験装置は、データ
源２１、データ供給装置２２、クロック源２３、比較装
置２４および周波数測定装置２５により構成されてい
る。図１５において、符号１は試験対象のクロックリカ
バリ回路である。クロックリカバリ回路１は、図１３に
示す構成の回路である。
示すブロック図である。この非同期試験装置は、データ
源２１、データ供給装置２２、クロック源２３、比較装
置２４および周波数測定装置２５により構成されてい
る。図１５において、符号１は試験対象のクロックリカ
バリ回路である。クロックリカバリ回路１は、図１３に
示す構成の回路である。
【０００９】データ源２１は、クロックリカバリ回路１
へ入力させるための入力データを有する。データ供給装
置２２はデータ源２１の入力データを１２５Ｍｂｐｓ
で、あるいはそれに周波数偏差やジッタを付加してクロ
ックリカバリ回路１に供給する。クロック源２３はクロ
ックリカバリ回路１に２５ＭＨｚクロックを供給する。
比較装置２４は、クロックリカバリ回路１から出力され
た再生データとデータ源２１の入力データとの比較をお
こなう。
へ入力させるための入力データを有する。データ供給装
置２２はデータ源２１の入力データを１２５Ｍｂｐｓ
で、あるいはそれに周波数偏差やジッタを付加してクロ
ックリカバリ回路１に供給する。クロック源２３はクロ
ックリカバリ回路１に２５ＭＨｚクロックを供給する。
比較装置２４は、クロックリカバリ回路１から出力され
た再生データとデータ源２１の入力データとの比較をお
こなう。
【００１０】周波数測定装置２５は、クロックリカバリ
回路１から出力された再生クロックの周波数を測定す
る。再生データと入力データとを比較した結果、両デー
タが一致しており、さらに再生クロックの周波数を測定
した結果、再生クロックの周波数が入力データの周波数
と一致していれば、クロックリカバリ回路１の動作は正
常であると判断される。
回路１から出力された再生クロックの周波数を測定す
る。再生データと入力データとを比較した結果、両デー
タが一致しており、さらに再生クロックの周波数を測定
した結果、再生クロックの周波数が入力データの周波数
と一致していれば、クロックリカバリ回路１の動作は正
常であると判断される。
【００１１】つぎに、同期試験について説明する。同期
試験では、試験対象であるクロックリカバリ回路に１２
５ＭＨｚクロックがテストパターンで直接供給される。
また、クロックリカバリ回路に１２５Ｍｂｐｓ入力デー
タがテストパターンで供給される。そして、クロックリ
カバリ回路から出力された再生データと、クロックリカ
バリ回路に入力させた入力データのテストパターンとが
一致しているか否かの確認がおこなわれる。一致してい
れば、クロックリカバリ回路の動作は正常であると判断
される。
試験では、試験対象であるクロックリカバリ回路に１２
５ＭＨｚクロックがテストパターンで直接供給される。
また、クロックリカバリ回路に１２５Ｍｂｐｓ入力デー
タがテストパターンで供給される。そして、クロックリ
カバリ回路から出力された再生データと、クロックリカ
バリ回路に入力させた入力データのテストパターンとが
一致しているか否かの確認がおこなわれる。一致してい
れば、クロックリカバリ回路の動作は正常であると判断
される。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の非同期試験では、入力データのストレージ装置
や、比較装置などが必要である。そのため、試験装置の
構成が複雑になるという問題点がある。また、再生クロ
ックの周波数を測定するため、一定時間内のパルス数を
計測しなければならない。そのため、試験時間が長くな
るという問題点もある。
た従来の非同期試験では、入力データのストレージ装置
や、比較装置などが必要である。そのため、試験装置の
構成が複雑になるという問題点がある。また、再生クロ
ックの周波数を測定するため、一定時間内のパルス数を
計測しなければならない。そのため、試験時間が長くな
るという問題点もある。
【００１３】一方、上述した従来の同期試験では、１２
５ＭＨｚで動作可能なＬＳＩテスタが必要となる。しか
し、動作周波数が１００ＭＨｚを超える高速ＬＳＩテス
タは高価である。そのため、一般に高速ＬＳＩテスタの
導入台数は少なく、試験コストが高くなるという問題点
がある。
５ＭＨｚで動作可能なＬＳＩテスタが必要となる。しか
し、動作周波数が１００ＭＨｚを超える高速ＬＳＩテス
タは高価である。そのため、一般に高速ＬＳＩテスタの
導入台数は少なく、試験コストが高くなるという問題点
がある。
【００１４】本発明は、上記問題点に鑑みてなされたも
のであって、ディジタル通信の受信側で使用されるＬＳ
Ｉに対して、廉価な低速のＬＳＩテスタを用いて高速の
クロックリカバリ動作を試験することを可能とする再生
クロックの試験装置を提供することを目的とする。
のであって、ディジタル通信の受信側で使用されるＬＳ
Ｉに対して、廉価な低速のＬＳＩテスタを用いて高速の
クロックリカバリ動作を試験することを可能とする再生
クロックの試験装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる試験装置は、クロックリカバリ回路
から出力されたたとえば１２５Ｍｂｐｓ再生データのた
とえば１０ビット分のデータを保持しておく遅延回路
と、その遅延回路に保持されたたとえば１０個のデータ
の総和を演算する加算回路と、前記再生データが変化し
たことを検出する変化点検出回路と、前記再生データが
変化したときに加算回路の演算結果をサンプリングして
試験結果として出力するたとえば４ビットのフリップフ
ロップ回路を有する。
め、本発明にかかる試験装置は、クロックリカバリ回路
から出力されたたとえば１２５Ｍｂｐｓ再生データのた
とえば１０ビット分のデータを保持しておく遅延回路
と、その遅延回路に保持されたたとえば１０個のデータ
の総和を演算する加算回路と、前記再生データが変化し
たことを検出する変化点検出回路と、前記再生データが
変化したときに加算回路の演算結果をサンプリングして
試験結果として出力するたとえば４ビットのフリップフ
ロップ回路を有する。
【００１６】つぎの発明にかかる試験装置は、クロック
リカバリ回路内のクロック逓倍回路から出力されたたと
えば１２５ＭＨｚクロックに基づいて擬似乱数を発生さ
せる擬似乱数発生回路と、クロックリカバリ回路から出
力された１２５Ｍｂｐｓ再生データと期待値データとを
たとえば５ビットまたは１５ビットずつ照合してその結
果を１ビットの試験出力として出力する期待値発生／照
合回路を有する。
リカバリ回路内のクロック逓倍回路から出力されたたと
えば１２５ＭＨｚクロックに基づいて擬似乱数を発生さ
せる擬似乱数発生回路と、クロックリカバリ回路から出
力された１２５Ｍｂｐｓ再生データと期待値データとを
たとえば５ビットまたは１５ビットずつ照合してその結
果を１ビットの試験出力として出力する期待値発生／照
合回路を有する。
【００１７】これらの発明によれば、ＬＳＩ内部のクロ
ックリカバリ回路および試験装置はたとえば１２５ＭＨ
ｚの高速クロックで動作しているが、ＬＳＩ外部から見
れば試験出力はたとえば２５ＭＨｚの低速データとな
る。そして、その試験出力には、すべての再生データ情
報が反映される。
ックリカバリ回路および試験装置はたとえば１２５ＭＨ
ｚの高速クロックで動作しているが、ＬＳＩ外部から見
れば試験出力はたとえば２５ＭＨｚの低速データとな
る。そして、その試験出力には、すべての再生データ情
報が反映される。
【００１８】
【発明の実施の形態】以下に、本発明の試験装置の実施
の形態について図１〜図１２を参照しつつ詳細に説明す
る。
の形態について図１〜図１２を参照しつつ詳細に説明す
る。
【００１９】〔実施の形態１〕図１は、本発明の実施の
形態１にかかる試験装置を用いてクロックリカバリ回路
の動作試験をおこなうシステムの構成を示すブロック図
である。クロックリカバリ回路１は、たとえば図１３に
示す構成の回路である。クロックリカバリ回路１には、
テストパターンで２５ＭＨｚのクロックと、ＬＳＩ外部
からテストパターンで２５ＭＨｚクロックに同期した２
５Ｍｂｐｓの入力データが供給される。クロックリカバ
リ回路１は、１２５ＭＨｚの再生クロックと１２５Ｍｂ
ｐｓの再生データを出力する。２５Ｍｂｐｓの入力デー
タは、５ビット単位で同じ値が連続する１２５Ｍｂｐｓ
データに相当する。
形態１にかかる試験装置を用いてクロックリカバリ回路
の動作試験をおこなうシステムの構成を示すブロック図
である。クロックリカバリ回路１は、たとえば図１３に
示す構成の回路である。クロックリカバリ回路１には、
テストパターンで２５ＭＨｚのクロックと、ＬＳＩ外部
からテストパターンで２５ＭＨｚクロックに同期した２
５Ｍｂｐｓの入力データが供給される。クロックリカバ
リ回路１は、１２５ＭＨｚの再生クロックと１２５Ｍｂ
ｐｓの再生データを出力する。２５Ｍｂｐｓの入力デー
タは、５ビット単位で同じ値が連続する１２５Ｍｂｐｓ
データに相当する。
【００２０】この試験装置３は、試験対象であるクロッ
クリカバリ回路１と同じＬＳＩ内に設けられており、遅
延回路３１、加算回路３２、変化点検出回路３３および
４ビットのフリップフロップ回路（ＦＦ）３４を備えて
いる。試験装置３は、クロックリカバリ回路１から供給
された再生クロックにより駆動される。
クリカバリ回路１と同じＬＳＩ内に設けられており、遅
延回路３１、加算回路３２、変化点検出回路３３および
４ビットのフリップフロップ回路（ＦＦ）３４を備えて
いる。試験装置３は、クロックリカバリ回路１から供給
された再生クロックにより駆動される。
【００２１】遅延回路３１は、特にその数を限定しない
が、クロックリカバリ回路１から出力された再生データ
の、たとえば１０クロック分のデータを保持しておくた
めの１０段のシフトレジスタにより構成される。そのシ
フトレジスタを構成する各段のフリップフロップ回路は
再生クロックで動作する。遅延回路３１は、各段のフリ
ップフロップ回路の保持データを出力するようになって
いる。
が、クロックリカバリ回路１から出力された再生データ
の、たとえば１０クロック分のデータを保持しておくた
めの１０段のシフトレジスタにより構成される。そのシ
フトレジスタを構成する各段のフリップフロップ回路は
再生クロックで動作する。遅延回路３１は、各段のフリ
ップフロップ回路の保持データを出力するようになって
いる。
【００２２】前記加算回路３２は、遅延回路３１の各段
から出力された１０個のデータ（ＤN 〜ＤN-9 ）の総和
を演算する。前記変化点検出回路３３は、クロックリカ
バリ回路１から出力された再生データが変化したことを
検出し、イネーブル信号ｅｎを出力する。変化点検出回
路３３は再生クロックで動作する。
から出力された１０個のデータ（ＤN 〜ＤN-9 ）の総和
を演算する。前記変化点検出回路３３は、クロックリカ
バリ回路１から出力された再生データが変化したことを
検出し、イネーブル信号ｅｎを出力する。変化点検出回
路３３は再生クロックで動作する。
【００２３】前記４ビットフリップフロップ回路３４
は、変化点検出回路３３から供給されたイネーブル信号
ｅｎが「１」の時に再生クロックの立ち上がりエッジに
同期して内容が更新されるようになっている。４ビット
フリップフロップ回路３４は、クロックリカバリ回路１
から出力された再生データが変化したときに、加算回路
３２の演算結果をサンプリングして出力する。この出力
が試験結果となる。
は、変化点検出回路３３から供給されたイネーブル信号
ｅｎが「１」の時に再生クロックの立ち上がりエッジに
同期して内容が更新されるようになっている。４ビット
フリップフロップ回路３４は、クロックリカバリ回路１
から出力された再生データが変化したときに、加算回路
３２の演算結果をサンプリングして出力する。この出力
が試験結果となる。
【００２４】つぎに、実施の形態１にかかる試験装置の
動作について説明する。図２は、実施の形態１にかかる
試験装置の動作タイミングの一例を示すタイミングチャ
ートである。クロックリカバリ回路１には、２５ＭＨｚ
クロックがテストパターンで供給される。また、クロッ
クリカバリ回路１には、２５ＭＨｚクロックに同期した
２５Ｍｂｐｓ入力データ、すなわち５ビット単位で同じ
値が連続する１２５Ｍｂｐｓデータがテストパターンで
供給される。
動作について説明する。図２は、実施の形態１にかかる
試験装置の動作タイミングの一例を示すタイミングチャ
ートである。クロックリカバリ回路１には、２５ＭＨｚ
クロックがテストパターンで供給される。また、クロッ
クリカバリ回路１には、２５ＭＨｚクロックに同期した
２５Ｍｂｐｓ入力データ、すなわち５ビット単位で同じ
値が連続する１２５Ｍｂｐｓデータがテストパターンで
供給される。
【００２５】図２に示す例では、Ｄ３、Ｄ５およびＤ６
の各入力データは、同じ値が５ビット連続した１２５Ｍ
ｂｐｓデータに相当する。Ｄ４の入力データは、同じ値
が１０ビット連続した１２５Ｍｂｐｓデータに相当す
る。クロックリカバリ回路１は、１２５ＭＨｚの再生ク
ロックと１２５Ｍｂｐｓの再生データを出力する。図２
に示す例で、再生クロック１および再生データ１は、２
５ＭＨｚクロックに対して小さい遅延で出力された場合
のタイミングであり、再生クロック２および再生データ
２は、遅延量が大きい場合のタイミングである。
の各入力データは、同じ値が５ビット連続した１２５Ｍ
ｂｐｓデータに相当する。Ｄ４の入力データは、同じ値
が１０ビット連続した１２５Ｍｂｐｓデータに相当す
る。クロックリカバリ回路１は、１２５ＭＨｚの再生ク
ロックと１２５Ｍｂｐｓの再生データを出力する。図２
に示す例で、再生クロック１および再生データ１は、２
５ＭＨｚクロックに対して小さい遅延で出力された場合
のタイミングであり、再生クロック２および再生データ
２は、遅延量が大きい場合のタイミングである。
【００２６】試験装置３では、クロックリカバリ回路１
から出力された１２５Ｍｂｐｓ再生データの連続する１
０ビット分のデータ、すなわち２５Ｍｂｐｓデータ２個
分の和が演算される。加算された２５Ｍｂｐｓデータが
２個とも０（ゼロ）の場合、０（ゼロ）の１２５Ｍｂｐ
ｓデータが１０個加算されたことになるので、演算結果
は０（ゼロ）となる。２５Ｍｂｐｓデータが２個とも１
の場合には、１が１０個加算されたことになるので、演
算結果は１０となる。２５Ｍｂｐｓデータが０（ゼロ）
と１の場合には、０（ゼロ）と１が５個ずつ加算される
ので、演算結果は５となる。
から出力された１２５Ｍｂｐｓ再生データの連続する１
０ビット分のデータ、すなわち２５Ｍｂｐｓデータ２個
分の和が演算される。加算された２５Ｍｂｐｓデータが
２個とも０（ゼロ）の場合、０（ゼロ）の１２５Ｍｂｐ
ｓデータが１０個加算されたことになるので、演算結果
は０（ゼロ）となる。２５Ｍｂｐｓデータが２個とも１
の場合には、１が１０個加算されたことになるので、演
算結果は１０となる。２５Ｍｂｐｓデータが０（ゼロ）
と１の場合には、０（ゼロ）と１が５個ずつ加算される
ので、演算結果は５となる。
【００２７】試験装置３において、上述した演算結果
は、１２５Ｍｂｐｓ再生データが変化したときにサンプ
リングされる。そして、そのサンプリングされた値が試
験装置３から試験出力として出力される。再生データ
は、ＬＳＩ外部から見れば２５Ｍｂｐｓのデータである
ため、試験出力も２５Ｍｂｐｓのデータとなる。
は、１２５Ｍｂｐｓ再生データが変化したときにサンプ
リングされる。そして、そのサンプリングされた値が試
験装置３から試験出力として出力される。再生データ
は、ＬＳＩ外部から見れば２５Ｍｂｐｓのデータである
ため、試験出力も２５Ｍｂｐｓのデータとなる。
【００２８】ここで、クロックリカバリ回路１内の５逓
倍回路（ＰＬＬ回路）や位相制御回路の影響で再生クロ
ックにはジッタが生じる。そのジッタに伴い再生データ
や試験出力の変化点にもジッタが生じる。したがって、
再生データ１および再生データ２にそれぞれ対応する試
験出力１および試験出力２の変化点付近を避けて、試験
出力の値が確定しているタイミング（図２最下段の矢印
の位置）でテストパターンによる期待値照合がおこなわ
れる。
倍回路（ＰＬＬ回路）や位相制御回路の影響で再生クロ
ックにはジッタが生じる。そのジッタに伴い再生データ
や試験出力の変化点にもジッタが生じる。したがって、
再生データ１および再生データ２にそれぞれ対応する試
験出力１および試験出力２の変化点付近を避けて、試験
出力の値が確定しているタイミング（図２最下段の矢印
の位置）でテストパターンによる期待値照合がおこなわ
れる。
【００２９】図３は、実施の形態１にかかる試験装置の
動作タイミングのうち、クロックリカバリ動作が正常時
の一例を示すタイミングチャートである。再生データが
変化するたびに、１２５Ｍｂｐｓ再生データの１０ビッ
ト分が加算された結果が試験出力として出力される。ク
ロックリカバリ動作が正常である時には、再生データ
は、５ビットずつ同じ値が連続したデータとなるため、
試験出力の値は０（ゼロ）、５または１０のいずれかに
なる。したがって、試験出力の値が入力データに対応し
て正確に０（ゼロ）、５または１０という値が出力され
れば、クロックリカバリ動作は正常であると判断され
る。
動作タイミングのうち、クロックリカバリ動作が正常時
の一例を示すタイミングチャートである。再生データが
変化するたびに、１２５Ｍｂｐｓ再生データの１０ビッ
ト分が加算された結果が試験出力として出力される。ク
ロックリカバリ動作が正常である時には、再生データ
は、５ビットずつ同じ値が連続したデータとなるため、
試験出力の値は０（ゼロ）、５または１０のいずれかに
なる。したがって、試験出力の値が入力データに対応し
て正確に０（ゼロ）、５または１０という値が出力され
れば、クロックリカバリ動作は正常であると判断され
る。
【００３０】図４は、実施の形態１にかかる試験装置の
動作タイミングのうち、クロックリカバリ動作が異常時
の一例を示すタイミングチャートである。クロックリカ
バリ動作が異常である時には、再生データは、５ビット
ずつ同じ値が連続したデータとならない場合がある。そ
のため、試験出力の値は０（ゼロ）、５および１０以外
の他の値となる。
動作タイミングのうち、クロックリカバリ動作が異常時
の一例を示すタイミングチャートである。クロックリカ
バリ動作が異常である時には、再生データは、５ビット
ずつ同じ値が連続したデータとならない場合がある。そ
のため、試験出力の値は０（ゼロ）、５および１０以外
の他の値となる。
【００３１】たとえば図４に示す例では、最初のクロッ
ク再生ミスにより試験出力の値は４になっており、その
つぎのクロック再生ミスにより試験出力の値は９になっ
ている。したがって、試験出力の値が入力データに対応
して正確に０（ゼロ）、５または１０という値が出力さ
れなければ、クロックリカバリ動作は異常であると判断
される。つまり、ＬＳＩは不良であると判断される。
ク再生ミスにより試験出力の値は４になっており、その
つぎのクロック再生ミスにより試験出力の値は９になっ
ている。したがって、試験出力の値が入力データに対応
して正確に０（ゼロ）、５または１０という値が出力さ
れなければ、クロックリカバリ動作は異常であると判断
される。つまり、ＬＳＩは不良であると判断される。
【００３２】上述した実施の形態１によれば、ＬＳＩ内
部、すなわちクロックリカバリ回路１および試験装置３
は１２５ＭＨｚクロックで動作しているが、ＬＳＩ外部
から見れば試験出力は２５Ｍｂｐｓのデータである。さ
らに、その試験出力には、すべての再生データ情報が反
映されているため、２５ＭＨｚ動作のＬＳＩテスタで１
２５ＭＨｚのクロックリカバリ動作を試験することが可
能となる。
部、すなわちクロックリカバリ回路１および試験装置３
は１２５ＭＨｚクロックで動作しているが、ＬＳＩ外部
から見れば試験出力は２５Ｍｂｐｓのデータである。さ
らに、その試験出力には、すべての再生データ情報が反
映されているため、２５ＭＨｚ動作のＬＳＩテスタで１
２５ＭＨｚのクロックリカバリ動作を試験することが可
能となる。
【００３３】なお、上述した実施の形態１においては、
２５ＭＨｚのクロックを５逓倍し、１２５Ｍｂｐｓの再
生データを１０ビット分加算するとしたが、これに限ら
ず、クロックリカバリ回路に供給するクロックは２５Ｍ
Ｈｚに限らないし、クロックの逓倍数も５倍に限らない
し、加算するビット数も１０ビット分に限らない。そし
て、加算するビット数に応じて試験出力の値が変わるの
で、試験結果を出力するフリップフロップ回路３４は試
験出力値に応じたビット数となる。
２５ＭＨｚのクロックを５逓倍し、１２５Ｍｂｐｓの再
生データを１０ビット分加算するとしたが、これに限ら
ず、クロックリカバリ回路に供給するクロックは２５Ｍ
Ｈｚに限らないし、クロックの逓倍数も５倍に限らない
し、加算するビット数も１０ビット分に限らない。そし
て、加算するビット数に応じて試験出力の値が変わるの
で、試験結果を出力するフリップフロップ回路３４は試
験出力値に応じたビット数となる。
【００３４】〔実施の形態２〕図５は、本発明の実施の
形態２にかかる試験装置を用いてクロックリカバリ回路
の動作試験をおこなうシステムの構成を示すブロック図
である。クロックリカバリ回路１は、たとえば図１３に
示す構成の回路である。クロックリカバリ回路１には、
テストパターンで２５ＭＨｚのクロックと、試験装置４
から１２５Ｍｂｐｓのデータが供給される。クロックリ
カバリ回路１は、１２５ＭＨｚの再生クロックと１２５
Ｍｂｐｓの再生データを出力する。
形態２にかかる試験装置を用いてクロックリカバリ回路
の動作試験をおこなうシステムの構成を示すブロック図
である。クロックリカバリ回路１は、たとえば図１３に
示す構成の回路である。クロックリカバリ回路１には、
テストパターンで２５ＭＨｚのクロックと、試験装置４
から１２５Ｍｂｐｓのデータが供給される。クロックリ
カバリ回路１は、１２５ＭＨｚの再生クロックと１２５
Ｍｂｐｓの再生データを出力する。
【００３５】この試験装置４は、試験対象であるクロッ
クリカバリ回路１と同じＬＳＩ内に設けられており、遅
延制御回路４１、擬似乱数発生回路４２、選択回路４３
および期待値発生／照合回路４４を備えている。試験装
置４には、クロックリカバリ回路１内の５逓倍回路１１
から１２５ＭＨｚクロックが供給される。遅延制御回路
４１は、５逓倍回路１１から供給された１２５ＭＨｚク
ロックを、遅延制御信号に基づいて１サイクル以内の任
意の遅延量で遅延させて出力する。遅延制御信号はたと
えばＬＳＩ外部から供給される。
クリカバリ回路１と同じＬＳＩ内に設けられており、遅
延制御回路４１、擬似乱数発生回路４２、選択回路４３
および期待値発生／照合回路４４を備えている。試験装
置４には、クロックリカバリ回路１内の５逓倍回路１１
から１２５ＭＨｚクロックが供給される。遅延制御回路
４１は、５逓倍回路１１から供給された１２５ＭＨｚク
ロックを、遅延制御信号に基づいて１サイクル以内の任
意の遅延量で遅延させて出力する。遅延制御信号はたと
えばＬＳＩ外部から供給される。
【００３６】前記擬似乱数発生回路４２は、Ｍ系列符号
等の擬似乱数を生成して出力する。擬似乱数発生回路４
２は、遅延制御回路４１から出力された１２５ＭＨｚク
ロックで動作する。擬似乱数発生回路４２は、スタート
信号が入力されると初期化され、擬似乱数を初期値に戻
す。スタート信号は、２５ＭＨｚクロックに同期してお
り、たとえばＬＳＩ外部から供給される。
等の擬似乱数を生成して出力する。擬似乱数発生回路４
２は、遅延制御回路４１から出力された１２５ＭＨｚク
ロックで動作する。擬似乱数発生回路４２は、スタート
信号が入力されると初期化され、擬似乱数を初期値に戻
す。スタート信号は、２５ＭＨｚクロックに同期してお
り、たとえばＬＳＩ外部から供給される。
【００３７】前記選択回路４３は、選択信号に基づい
て、クロックリカバリ回路１に供給するデータの選択を
おこなう。クロックリカバリ回路１のクロックリカバリ
動作の試験をおこなう場合には、選択回路４３は、擬似
乱数発生回路４２の出力データを選択してクロックリカ
バリ回路１に供給する。一方、通常動作時には、選択回
路４３は、ディジタル通信において受信したデータ、た
とえば１２５Ｍｂｐｓの入力データを選択してクロック
リカバリ回路１に供給する。選択信号はたとえばＬＳＩ
外部から供給される。
て、クロックリカバリ回路１に供給するデータの選択を
おこなう。クロックリカバリ回路１のクロックリカバリ
動作の試験をおこなう場合には、選択回路４３は、擬似
乱数発生回路４２の出力データを選択してクロックリカ
バリ回路１に供給する。一方、通常動作時には、選択回
路４３は、ディジタル通信において受信したデータ、た
とえば１２５Ｍｂｐｓの入力データを選択してクロック
リカバリ回路１に供給する。選択信号はたとえばＬＳＩ
外部から供給される。
【００３８】前記期待値発生／照合回路４４は、クロッ
クリカバリ回路１から出力された再生データと照合する
ための期待値データを生成する。期待値発生／照合回路
４４は、前記スタート信号が入力されると初期化され
る。期待値データは、擬似乱数発生回路４２により生成
される擬似乱数と同じである。また、期待値発生／照合
回路４４は、生成した期待値データと、クロックリカバ
リ回路１から出力された１２５Ｍｂｐｓ再生データと
を、特にビット数を限定しないが、たとえば５ビットず
つ照合する。
クリカバリ回路１から出力された再生データと照合する
ための期待値データを生成する。期待値発生／照合回路
４４は、前記スタート信号が入力されると初期化され
る。期待値データは、擬似乱数発生回路４２により生成
される擬似乱数と同じである。また、期待値発生／照合
回路４４は、生成した期待値データと、クロックリカバ
リ回路１から出力された１２５Ｍｂｐｓ再生データと
を、特にビット数を限定しないが、たとえば５ビットず
つ照合する。
【００３９】期待値発生／照合回路４４はその照合結果
を１ビットのデータとして出力する。たとえば、期待値
発生／照合回路４４は、試験出力として、再生データ５
ビット分と期待値データ５ビット分が一致するごとに０
（ゼロ）と１の値を遷移するような信号を出力する。期
待値発生／照合回路４４は、クロックリカバリ回路１か
ら出力された１２５ＭＨｚ再生クロックで動作する。
を１ビットのデータとして出力する。たとえば、期待値
発生／照合回路４４は、試験出力として、再生データ５
ビット分と期待値データ５ビット分が一致するごとに０
（ゼロ）と１の値を遷移するような信号を出力する。期
待値発生／照合回路４４は、クロックリカバリ回路１か
ら出力された１２５ＭＨｚ再生クロックで動作する。
【００４０】前記擬似乱数発生回路４２の一例を図６に
示す。図６に示す構成の擬似乱数発生回路４２は、８個
のフリップフロップ回路５１，５２，５３，５４，５
５，５６，５７，５８と１個の排他的論理和回路（エク
スクルーシブオア回路）５９を備えている。第１番目の
フリップフロップ回路５１には、排他的論理和回路５９
の出力信号が入力される。第２番目のフリップフロップ
回路５２には、第１番目のフリップフロップ回路５１の
出力信号が入力される。
示す。図６に示す構成の擬似乱数発生回路４２は、８個
のフリップフロップ回路５１，５２，５３，５４，５
５，５６，５７，５８と１個の排他的論理和回路（エク
スクルーシブオア回路）５９を備えている。第１番目の
フリップフロップ回路５１には、排他的論理和回路５９
の出力信号が入力される。第２番目のフリップフロップ
回路５２には、第１番目のフリップフロップ回路５１の
出力信号が入力される。
【００４１】以降、第３番目〜第８番目のフリップフロ
ップ回路５３，５４，５５，５６，５７，５８について
も同様である。第８番目のフリップフロップ回路５８の
出力信号が擬似乱数として出力される。第４番目、第５
番目、第６番目および第８番目のフリップフロップ回路
５４，５５，５６，５８の出力信号は排他的論理和回路
５９に入力される。
ップ回路５３，５４，５５，５６，５７，５８について
も同様である。第８番目のフリップフロップ回路５８の
出力信号が擬似乱数として出力される。第４番目、第５
番目、第６番目および第８番目のフリップフロップ回路
５４，５５，５６，５８の出力信号は排他的論理和回路
５９に入力される。
【００４２】図６に示す構成の構成の擬似乱数発生回路
４２は、スタート信号が１のときに初期値としてビット
列「１１１０００１０」をロードするようになってい
る。ここで、ロードするビット列「１１１０００１０」
の最下位ビットの「０」は第８番目のフリップフロップ
回路５８に対応している。
４２は、スタート信号が１のときに初期値としてビット
列「１１１０００１０」をロードするようになってい
る。ここで、ロードするビット列「１１１０００１０」
の最下位ビットの「０」は第８番目のフリップフロップ
回路５８に対応している。
【００４３】つぎに、実施の形態２にかかる試験装置の
動作について説明する。図７は、実施の形態２にかかる
試験装置の試験動作タイミングの一例を示すタイミング
チャートである。なお、図７は、クロックリカバリ動作
が正常時のタイミングを表している。
動作について説明する。図７は、実施の形態２にかかる
試験装置の試験動作タイミングの一例を示すタイミング
チャートである。なお、図７は、クロックリカバリ動作
が正常時のタイミングを表している。
【００４４】クロックリカバリ回路１には、２５ＭＨｚ
クロックがテストパターンで供給される。クロックリカ
バリ回路１は、その２５ＭＨｚクロックを５逓倍して１
２５ＭＨｚクロックを生成する。この１２５ＭＨｚクロ
ックに基づいて擬似乱数が生成される。その際、必要に
応じて、遅延制御信号により１２５ＭＨｚクロックと擬
似乱数の生成タイミングに時間的なずれが発生させられ
る。生成された擬似乱数はクロックリカバリ回路１に１
２５Ｍｂｐｓデータとして供給される。
クロックがテストパターンで供給される。クロックリカ
バリ回路１は、その２５ＭＨｚクロックを５逓倍して１
２５ＭＨｚクロックを生成する。この１２５ＭＨｚクロ
ックに基づいて擬似乱数が生成される。その際、必要に
応じて、遅延制御信号により１２５ＭＨｚクロックと擬
似乱数の生成タイミングに時間的なずれが発生させられ
る。生成された擬似乱数はクロックリカバリ回路１に１
２５Ｍｂｐｓデータとして供給される。
【００４５】クロックリカバリ回路１は、２５ＭＨｚク
ロックおよび１２５Ｍｂｐｓデータに基づいて、１２５
ＭＨｚの再生クロックと１２５Ｍｂｐｓの再生データを
生成して出力する。図７に示す例で、再生クロック１お
よび再生データ１は、２５ＭＨｚクロックに対して小さ
い遅延で出力された場合のタイミングであり、再生クロ
ック２および再生データ２は、遅延量が大きい場合のタ
イミングである。
ロックおよび１２５Ｍｂｐｓデータに基づいて、１２５
ＭＨｚの再生クロックと１２５Ｍｂｐｓの再生データを
生成して出力する。図７に示す例で、再生クロック１お
よび再生データ１は、２５ＭＨｚクロックに対して小さ
い遅延で出力された場合のタイミングであり、再生クロ
ック２および再生データ２は、遅延量が大きい場合のタ
イミングである。
【００４６】擬似乱数発生回路４２にスタート信号が入
力すると、擬似乱数が初期値に戻る。また、スタート信
号の入力により、期待値発生／照合回路４４も初期化さ
れ、期待値が初期値に戻る。そして、初期化後に、クロ
ックリカバリ回路１から出力された１２５Ｍｂｐｓ再生
データと期待値とがたとえば５ビットずつ比較される。
その比較結果は１ビットの試験出力データとして出力さ
れる。したがって、試験出力は、ＬＳＩ外部から見れば
２５Ｍｂｐｓのデータとなる。特に限定しないが、図７
に示す例では、初期化後の試験出力データの値は「０」
となっている。
力すると、擬似乱数が初期値に戻る。また、スタート信
号の入力により、期待値発生／照合回路４４も初期化さ
れ、期待値が初期値に戻る。そして、初期化後に、クロ
ックリカバリ回路１から出力された１２５Ｍｂｐｓ再生
データと期待値とがたとえば５ビットずつ比較される。
その比較結果は１ビットの試験出力データとして出力さ
れる。したがって、試験出力は、ＬＳＩ外部から見れば
２５Ｍｂｐｓのデータとなる。特に限定しないが、図７
に示す例では、初期化後の試験出力データの値は「０」
となっている。
【００４７】ここで、クロックリカバリ回路１内の５逓
倍回路（ＰＬＬ回路）１１や位相制御回路の影響で再生
クロックにはジッタが生じる。そのジッタに伴い再生デ
ータや試験出力の変化点にもジッタが生じる。したがっ
て、テストパターンによる期待値照合は、再生データ１
および再生データ２にそれぞれ対応する試験出力１およ
び試験出力２の変化点付近を避けて、試験出力の値が確
定しているタイミング（図７最下段の矢印の位置）でお
こなわれる。
倍回路（ＰＬＬ回路）１１や位相制御回路の影響で再生
クロックにはジッタが生じる。そのジッタに伴い再生デ
ータや試験出力の変化点にもジッタが生じる。したがっ
て、テストパターンによる期待値照合は、再生データ１
および再生データ２にそれぞれ対応する試験出力１およ
び試験出力２の変化点付近を避けて、試験出力の値が確
定しているタイミング（図７最下段の矢印の位置）でお
こなわれる。
【００４８】再生データ５ビット分と期待値５ビット分
が一致するごとに試験出力データの値が「０」と「１」
を遷移する場合、クロックリカバリ動作が正常である時
には、試験出力データの値は１２５Ｍｂｐｓの５ビット
分ずつ「０」と「１」が交互に繰り返されることにな
る。したがって、試験出力の値が、このように「０」と
「１」が交互に繰り返されていれば、クロックリカバリ
動作は正常であると判断される。
が一致するごとに試験出力データの値が「０」と「１」
を遷移する場合、クロックリカバリ動作が正常である時
には、試験出力データの値は１２５Ｍｂｐｓの５ビット
分ずつ「０」と「１」が交互に繰り返されることにな
る。したがって、試験出力の値が、このように「０」と
「１」が交互に繰り返されていれば、クロックリカバリ
動作は正常であると判断される。
【００４９】図８は、実施の形態２にかかる試験装置の
動作タイミングのうち、クロックリカバリ動作が異常時
の一例を示すタイミングチャートである。クロックリカ
バリ動作が異常である時には、誤った１２５ＭＨｚ再生
クロックに基づいて計数された５ビット分の再生データ
は、期待値データの５ビット分と一致しないため、試験
出力データの遷移が起こらない。
動作タイミングのうち、クロックリカバリ動作が異常時
の一例を示すタイミングチャートである。クロックリカ
バリ動作が異常である時には、誤った１２５ＭＨｚ再生
クロックに基づいて計数された５ビット分の再生データ
は、期待値データの５ビット分と一致しないため、試験
出力データの遷移が起こらない。
【００５０】たとえば図８に示す例では、クロック再生
ミスにより２回目の期待値照合結果が一致しないため、
試験出力データの値は、「０」から「１」に遷移した
後、「０」に遷移せずに「１」のままである。このよう
な試験出力結果の場合、クロックリカバリ動作は異常で
あると判断され、ＬＳＩは不良であると判断される。
ミスにより２回目の期待値照合結果が一致しないため、
試験出力データの値は、「０」から「１」に遷移した
後、「０」に遷移せずに「１」のままである。このよう
な試験出力結果の場合、クロックリカバリ動作は異常で
あると判断され、ＬＳＩは不良であると判断される。
【００５１】上述した実施の形態２によれば、ＬＳＩ内
部、すなわちクロックリカバリ回路１および試験装置４
は１２５ＭＨｚクロックで動作しているが、ＬＳＩ外部
から見れば試験出力は２５Ｍｂｐｓのデータである。さ
らに、その試験出力には、すべての再生データ情報が反
映されているため、２５ＭＨｚ動作のＬＳＩテスタで１
２５ＭＨｚのクロックリカバリ動作を試験することが可
能となる。
部、すなわちクロックリカバリ回路１および試験装置４
は１２５ＭＨｚクロックで動作しているが、ＬＳＩ外部
から見れば試験出力は２５Ｍｂｐｓのデータである。さ
らに、その試験出力には、すべての再生データ情報が反
映されているため、２５ＭＨｚ動作のＬＳＩテスタで１
２５ＭＨｚのクロックリカバリ動作を試験することが可
能となる。
【００５２】なお、上述した実施の形態２においては、
２５ＭＨｚのクロックを５逓倍するとしたが、これに限
らず、クロックリカバリ回路に供給するクロックは２５
ＭＨｚに限らないし、クロックの逓倍数も５倍に限らな
い。
２５ＭＨｚのクロックを５逓倍するとしたが、これに限
らず、クロックリカバリ回路に供給するクロックは２５
ＭＨｚに限らないし、クロックの逓倍数も５倍に限らな
い。
【００５３】また、上述した実施の形態２において、実
施の形態１と同様に、クロックリカバリ回路から出力さ
れた１２５Ｍｂｐｓ再生データをたとえば１０ビット分
加算して試験出力とする構成としてもよい。
施の形態１と同様に、クロックリカバリ回路から出力さ
れた１２５Ｍｂｐｓ再生データをたとえば１０ビット分
加算して試験出力とする構成としてもよい。
【００５４】また、上述した実施の形態２においては、
再生データと期待値データとを５ビット分ずつ比較する
としたが、これに限らず、比較するビット数は、クロッ
クの逓倍数の倍数であればよい。たとえば、再生データ
と期待値データとが１５ビット分ずつ比較される構成と
してもよく、その場合も実施の形態２と同様の効果が得
られる。以下に、１５ビット分ずつ比較する例について
説明する。
再生データと期待値データとを５ビット分ずつ比較する
としたが、これに限らず、比較するビット数は、クロッ
クの逓倍数の倍数であればよい。たとえば、再生データ
と期待値データとが１５ビット分ずつ比較される構成と
してもよく、その場合も実施の形態２と同様の効果が得
られる。以下に、１５ビット分ずつ比較する例について
説明する。
【００５５】図９は、再生データと期待値データとを１
５ビット分ずつ比較する場合の期待値発生／照合回路の
構成を示すブロック図である。この期待値発生／照合回
路４４ａは、過去１５ビット分の再生データを保持する
１５ビット保持回路６１と、試験出力生成回路６２を備
えている。
５ビット分ずつ比較する場合の期待値発生／照合回路の
構成を示すブロック図である。この期待値発生／照合回
路４４ａは、過去１５ビット分の再生データを保持する
１５ビット保持回路６１と、試験出力生成回路６２を備
えている。
【００５６】試験出力生成回路６２は、２５ＭＨｚクロ
ックに同期したスタート信号により初期化される。たと
えば、試験出力生成回路６２は、スタート信号が「１」
のときに、試験出力として「０」を出力する。また、試
験出力生成回路６２は、１５ビット保持回路６１に保持
された１５ビット分の再生データが期待値のビット列と
一致したら、試験出力として「０」または「１」を出力
する。期待値データは既知である。
ックに同期したスタート信号により初期化される。たと
えば、試験出力生成回路６２は、スタート信号が「１」
のときに、試験出力として「０」を出力する。また、試
験出力生成回路６２は、１５ビット保持回路６１に保持
された１５ビット分の再生データが期待値のビット列と
一致したら、試験出力として「０」または「１」を出力
する。期待値データは既知である。
【００５７】図１０に、１５ビット再生データと試験出
力生成回路６２の試験出力との関係の一例を示す。入力
される１５ビットの再生データが図１０に示す図表の中
のいずれかのデータ列に一致すれば、それに応じた試験
出力の値が出力される。いずれのデータ列にも一致しな
い場合には、試験出力は前の値のままである。ただし、
スタート信号が「１」のときに試験出力として「０」を
出力する動作が最優先となる。
力生成回路６２の試験出力との関係の一例を示す。入力
される１５ビットの再生データが図１０に示す図表の中
のいずれかのデータ列に一致すれば、それに応じた試験
出力の値が出力される。いずれのデータ列にも一致しな
い場合には、試験出力は前の値のままである。ただし、
スタート信号が「１」のときに試験出力として「０」を
出力する動作が最優先となる。
【００５８】図１０に示す例では、試験出力パターンの
ビット列が「１０１１００１０１１００１０１１０」で
あれば、クロックリカバリ動作は正常であると判断され
る。なお、図１０において、再生データの１５ビットの
うち、左側のビットが古いデータである。
ビット列が「１０１１００１０１１００１０１１０」で
あれば、クロックリカバリ動作は正常であると判断され
る。なお、図１０において、再生データの１５ビットの
うち、左側のビットが古いデータである。
【００５９】さらに、１５ビット分ずつ比較する例にお
いて、擬似乱数発生回路が、図６に示すように８ビット
のシフトレジスタで構成される場合について説明する。
この擬似乱数発生回路は、２５５ビット単位で同一のビ
ット列が繰り返される乱数を生成する。したがって、１
５ビット単位で再生データの比較をおこなうと、１７サ
イクルごとに同じ試験出力パターンとなる。その様子を
図１１および図１２に示す。
いて、擬似乱数発生回路が、図６に示すように８ビット
のシフトレジスタで構成される場合について説明する。
この擬似乱数発生回路は、２５５ビット単位で同一のビ
ット列が繰り返される乱数を生成する。したがって、１
５ビット単位で再生データの比較をおこなうと、１７サ
イクルごとに同じ試験出力パターンとなる。その様子を
図１１および図１２に示す。
【００６０】図１１は、スタート信号入力直後の試験出
力タイミングを示すタイミングチャートである。図１２
は、８ビットのシフトレジスタで構成された擬似乱数発
生回路から出力される擬似乱数の周期全体を示すタイミ
ングチャートである。
力タイミングを示すタイミングチャートである。図１２
は、８ビットのシフトレジスタで構成された擬似乱数発
生回路から出力される擬似乱数の周期全体を示すタイミ
ングチャートである。
【００６１】〔付記〕また、以下のような付記１〜付記
１０の内容をそれぞれ請求項とすることもできる。
１０の内容をそれぞれ請求項とすることもできる。
【００６２】（付記１） 低速クロックと、連続する複
数ビットが同じ値の高速データが入力され、前記低速ク
ロックを逓倍して高速クロックを再生するとともに、前
記高速クロックおよび前記高速データに基づいて高速の
再生データを生成するクロックリカバリ回路から出力さ
れた前記再生データに対し、複数ビットの値の演算結果
を試験出力として出力する手段を備えることを特徴とす
る試験装置。
数ビットが同じ値の高速データが入力され、前記低速ク
ロックを逓倍して高速クロックを再生するとともに、前
記高速クロックおよび前記高速データに基づいて高速の
再生データを生成するクロックリカバリ回路から出力さ
れた前記再生データに対し、複数ビットの値の演算結果
を試験出力として出力する手段を備えることを特徴とす
る試験装置。
【００６３】（付記２） 前記複数ビットは、前記クロ
ックリカバリ回路におけるクロックの逓倍数またはその
倍数に相当するビット数であることを特徴とする付記１
に記載の試験装置。
ックリカバリ回路におけるクロックの逓倍数またはその
倍数に相当するビット数であることを特徴とする付記１
に記載の試験装置。
【００６４】（付記３） 前記低速クロックの周波数は
２５ＭＨｚであり、前記高速データは５ビットずつ同じ
値が連続する１２５Ｍｂｐｓデータであり、前記逓倍数
は５逓倍であり、前記再生データを１０ビットずつ加算
することを特徴とする付記２に記載の試験装置。
２５ＭＨｚであり、前記高速データは５ビットずつ同じ
値が連続する１２５Ｍｂｐｓデータであり、前記逓倍数
は５逓倍であり、前記再生データを１０ビットずつ加算
することを特徴とする付記２に記載の試験装置。
【００６５】（付記４） 前記クロックリカバリ回路と
同じＬＳＩ内に設けられていることを特徴とする付記１
〜３のいずれか一つに記載の試験装置。
同じＬＳＩ内に設けられていることを特徴とする付記１
〜３のいずれか一つに記載の試験装置。
【００６６】（付記５） 低速クロックと高速データが
入力され、前記低速クロックを逓倍して高速クロックを
再生するとともに、前記高速クロックおよび前記高速デ
ータに基づいて高速の再生データを生成するクロックリ
カバリ回路から出力された前記再生データに対し、前記
高速クロックに基づいて複数ビットずつ期待値データと
照合した結果を、その照合したビット数より少ないビッ
ト数の試験出力として出力する手段を備えることを特徴
とする試験装置。
入力され、前記低速クロックを逓倍して高速クロックを
再生するとともに、前記高速クロックおよび前記高速デ
ータに基づいて高速の再生データを生成するクロックリ
カバリ回路から出力された前記再生データに対し、前記
高速クロックに基づいて複数ビットずつ期待値データと
照合した結果を、その照合したビット数より少ないビッ
ト数の試験出力として出力する手段を備えることを特徴
とする試験装置。
【００６７】（付記６） 前記複数ビットは、前記クロ
ックリカバリ回路におけるクロックの逓倍数またはその
倍数に相当するビット数であることを特徴とする付記５
に記載の試験装置。
ックリカバリ回路におけるクロックの逓倍数またはその
倍数に相当するビット数であることを特徴とする付記５
に記載の試験装置。
【００６８】（付記７） 前記低速クロックの周波数は
２５ＭＨｚであり、前記高速データは１２５Ｍｂｐｓデ
ータであり、前記逓倍数は５逓倍であり、前記再生デー
タと期待値データとの照合ビット数は５ビットであり、
その５ビットの照合に対する前記試験出力は１ビットの
データであることを特徴とする付記６に記載の試験装
置。
２５ＭＨｚであり、前記高速データは１２５Ｍｂｐｓデ
ータであり、前記逓倍数は５逓倍であり、前記再生デー
タと期待値データとの照合ビット数は５ビットであり、
その５ビットの照合に対する前記試験出力は１ビットの
データであることを特徴とする付記６に記載の試験装
置。
【００６９】（付記８） 前記低速クロックの周波数は
２５ＭＨｚであり、前記高速データは１２５Ｍｂｐｓデ
ータであり、前記逓倍数は５逓倍であり、前記再生デー
タと期待値データとの照合ビット数は１５ビットであ
り、その１５ビットの照合に対する前記試験出力は１ビ
ットのデータであることを特徴とする付記６に記載の試
験装置。
２５ＭＨｚであり、前記高速データは１２５Ｍｂｐｓデ
ータであり、前記逓倍数は５逓倍であり、前記再生デー
タと期待値データとの照合ビット数は１５ビットであ
り、その１５ビットの照合に対する前記試験出力は１ビ
ットのデータであることを特徴とする付記６に記載の試
験装置。
【００７０】（付記９） 前記高速クロックに基づいて
前記高速データを生成する擬似乱数発生回路を備えるこ
とを特徴とする付記５〜８のいずれか一つに記載の試験
装置。
前記高速データを生成する擬似乱数発生回路を備えるこ
とを特徴とする付記５〜８のいずれか一つに記載の試験
装置。
【００７１】（付記１０） 試験対象であるクロックリ
カバリ回路と同じＬＳＩ内に設けられていることを特徴
とする付記５〜９のいずれか一つに記載の試験装置。
カバリ回路と同じＬＳＩ内に設けられていることを特徴
とする付記５〜９のいずれか一つに記載の試験装置。
【００７２】
【発明の効果】本発明によれば、ＬＳＩ内部のクロック
リカバリ回路および試験装置は高速クロックで動作して
いるが、ＬＳＩ外部から見れば試験出力は低速データと
なる。そして、その試験出力には、すべての再生データ
情報が反映される。したがって、低速クロックで動作す
るＬＳＩテスタを用いて、高速クロックを生成するクロ
ックリカバリ動作を試験することが可能となる。
リカバリ回路および試験装置は高速クロックで動作して
いるが、ＬＳＩ外部から見れば試験出力は低速データと
なる。そして、その試験出力には、すべての再生データ
情報が反映される。したがって、低速クロックで動作す
るＬＳＩテスタを用いて、高速クロックを生成するクロ
ックリカバリ動作を試験することが可能となる。
【図１】本発明の実施の形態１にかかる試験装置を用い
てクロックリカバリ回路の動作試験をおこなうシステム
の構成を示すブロック図である。
てクロックリカバリ回路の動作試験をおこなうシステム
の構成を示すブロック図である。
【図２】実施の形態１にかかる試験装置の動作タイミン
グの一例を示すタイミングチャートである。
グの一例を示すタイミングチャートである。
【図３】実施の形態１にかかる試験装置の動作タイミン
グのうち、クロックリカバリ動作が正常時の一例を示す
タイミングチャートである。
グのうち、クロックリカバリ動作が正常時の一例を示す
タイミングチャートである。
【図４】実施の形態１にかかる試験装置の動作タイミン
グのうち、クロックリカバリ動作が異常時の一例を示す
タイミングチャートである。
グのうち、クロックリカバリ動作が異常時の一例を示す
タイミングチャートである。
【図５】本発明の実施の形態２にかかる試験装置を用い
てクロックリカバリ回路の動作試験をおこなうシステム
の構成を示すブロック図である。
てクロックリカバリ回路の動作試験をおこなうシステム
の構成を示すブロック図である。
【図６】実施の形態２にかかる試験装置の擬似乱数発生
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
【図７】実施の形態２にかかる試験装置の試験動作タイ
ミングの一例を示すタイミングチャートである。
ミングの一例を示すタイミングチャートである。
【図８】実施の形態２にかかる試験装置の動作タイミン
グのうち、クロックリカバリ動作が異常時の一例を示す
タイミングチャートである。
グのうち、クロックリカバリ動作が異常時の一例を示す
タイミングチャートである。
【図９】実施の形態２において、再生データと期待値デ
ータとを１５ビット分ずつ比較する場合の期待値発生／
照合回路の構成を示すブロック図である。
ータとを１５ビット分ずつ比較する場合の期待値発生／
照合回路の構成を示すブロック図である。
【図１０】その期待値発生／照合回路において、１５ビ
ット再生データと試験出力との関係の一例を示す図表で
ある。
ット再生データと試験出力との関係の一例を示す図表で
ある。
【図１１】再生データと期待値データとを１５ビット分
ずつ比較する場合のスタート信号入力直後の試験出力タ
イミングを示すタイミングチャートである。
ずつ比較する場合のスタート信号入力直後の試験出力タ
イミングを示すタイミングチャートである。
【図１２】再生データと期待値データとを１５ビット分
ずつ比較する場合の擬似乱数発生回路から出力される擬
似乱数の周期全体を示すタイミングチャートである。
ずつ比較する場合の擬似乱数発生回路から出力される擬
似乱数の周期全体を示すタイミングチャートである。
【図１３】クロックリカバリ回路の一例の構成を示すブ
ロック図である。
ロック図である。
【図１４】図１３のクロックリカバリ回路の動作タイミ
ングを示すタイミングチャートである。
ングを示すタイミングチャートである。
【図１５】従来の非同期試験装置の構成を示すブロック
図である。
図である。
１ クロックリカバリ回路 ３，４ 試験装置 ３１ 遅延回路 ３２ 加算回路 ３３ 変化点検出回路 ３４ ４ビットフリップフロップ回路 ４１ 遅延制御回路 ４２ 擬似乱数発生回路 ４３ 選択回路 ４４ 期待値発生／照合回路
Claims (5)
- 【請求項１】 低速クロックと、連続する複数ビットが
同じ値の高速データが入力され、前記低速クロックを逓
倍して高速クロックを再生するとともに、前記高速クロ
ックおよび前記高速データに基づいて高速の再生データ
を生成するクロックリカバリ回路から出力された前記再
生データに対し、複数ビットの値の演算結果を試験出力
として出力する手段を備えることを特徴とする試験装
置。 - 【請求項２】 前記複数ビットは、前記クロックリカバ
リ回路におけるクロックの逓倍数またはその倍数に相当
するビット数であることを特徴とする請求項１に記載の
試験装置。 - 【請求項３】 前記クロックリカバリ回路と同じＬＳＩ
内に設けられていることを特徴とする請求項１または２
に記載の試験装置。 - 【請求項４】 低速クロックと高速データが入力され、
前記低速クロックを逓倍して高速クロックを再生すると
ともに、前記高速クロックおよび前記高速データに基づ
いて高速の再生データを生成するクロックリカバリ回路
から出力された前記再生データに対し、前記高速クロッ
クに基づいて複数ビットずつ期待値データと照合した結
果を、その照合したビット数より少ないビット数の試験
出力として出力する手段を備えることを特徴とする試験
装置。 - 【請求項５】 前記複数ビットは、前記クロックリカバ
リ回路におけるクロックの逓倍数またはその倍数に相当
するビット数であることを特徴とする請求項４に記載の
試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116999A JP4410379B2 (ja) | 2000-04-18 | 2000-04-18 | 試験装置 |
| US09/709,317 US6798831B1 (en) | 2000-04-18 | 2000-11-13 | Testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116999A JP4410379B2 (ja) | 2000-04-18 | 2000-04-18 | 試験装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009238753A Division JP4571704B2 (ja) | 2009-10-15 | 2009-10-15 | 試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308838A true JP2001308838A (ja) | 2001-11-02 |
| JP4410379B2 JP4410379B2 (ja) | 2010-02-03 |
Family
ID=18628383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000116999A Expired - Fee Related JP4410379B2 (ja) | 2000-04-18 | 2000-04-18 | 試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6798831B1 (ja) |
| JP (1) | JP4410379B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303786A (ja) * | 2005-04-19 | 2006-11-02 | Kawasaki Microelectronics Kk | データ送受信回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4806679B2 (ja) * | 2005-06-01 | 2011-11-02 | 株式会社アドバンテスト | ジッタ発生回路 |
| US11392786B2 (en) * | 2018-10-23 | 2022-07-19 | Oracle International Corporation | Automated analytic resampling process for optimally synchronizing time-series signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862484A (en) * | 1988-01-21 | 1989-08-29 | Harris Corporation | Apparatus for clock recovery from digital data |
| US4823360A (en) * | 1988-02-12 | 1989-04-18 | Northern Telecom Limited | Binary data regenerator with adaptive threshold level |
| US6243369B1 (en) * | 1998-05-06 | 2001-06-05 | Terayon Communication Systems, Inc. | Apparatus and method for synchronizing an SCDMA upstream or any other type upstream to an MCNS downstream or any other type downstream with a different clock rate than the upstream |
| US6115416A (en) * | 1998-11-13 | 2000-09-05 | Vladimir Katzman | Pulse code sequence analyzer |
-
2000
- 2000-04-18 JP JP2000116999A patent/JP4410379B2/ja not_active Expired - Fee Related
- 2000-11-13 US US09/709,317 patent/US6798831B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303786A (ja) * | 2005-04-19 | 2006-11-02 | Kawasaki Microelectronics Kk | データ送受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6798831B1 (en) | 2004-09-28 |
| JP4410379B2 (ja) | 2010-02-03 |
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