CN114553389B - 一种高速数据Rapidio自适应接口新型自适应验证方法 - Google Patents

一种高速数据Rapidio自适应接口新型自适应验证方法 Download PDF

Info

Publication number
CN114553389B
CN114553389B CN202210175120.XA CN202210175120A CN114553389B CN 114553389 B CN114553389 B CN 114553389B CN 202210175120 A CN202210175120 A CN 202210175120A CN 114553389 B CN114553389 B CN 114553389B
Authority
CN
China
Prior art keywords
data
clock
medium access
conversion module
adaptive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210175120.XA
Other languages
English (en)
Other versions
CN114553389A (zh
Inventor
刘波
苏文虎
王啸卿
魏江杰
丁颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cetc Shentai Information Technology Co ltd
Original Assignee
Cetc Shentai Information Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cetc Shentai Information Technology Co ltd filed Critical Cetc Shentai Information Technology Co ltd
Priority to CN202210175120.XA priority Critical patent/CN114553389B/zh
Publication of CN114553389A publication Critical patent/CN114553389A/zh
Application granted granted Critical
Publication of CN114553389B publication Critical patent/CN114553389B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/08—Protocols for interworking; Protocol conversion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/12—Protocol engines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/22—Parsing or analysis of headers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开一种高速数据Rapidio自适应接口新型自适应验证方法，属于芯片验证领域。高速数据Rapidio接口控制端加载并解析高速数据协议，与物理编码层进行数据交互；物理编码层包括数据编码和CRC校验编码，将高速数据Rapidio接口控制端传输的数据进行编码和时钟同步，并将编码的数据和同步的时钟分别传输到数据转换模块和时钟转换模块；时钟转换模块和数据转换模块根据物理编码层与物理介质接入层的数据位宽比，进行数据位宽和时钟频率转换并传输至物理介质接入层；物理介质接入层将同步转换的数据与时钟进行数据串行化。本发明自适应的解决了高速数据Rapidio接口中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题。

Description

一种高速数据Rapidio自适应接口新型自适应验证方法
技术领域
本发明涉及芯片验证技术领域，特别涉及一种高速数据Rapidio自适应接口新型自适应验证方法。
背景技术
在芯片设计过程中，芯片验证是芯片设计的重要一环，而FPGA原型验证是又是芯片验证中不可或缺的一部分。FPGA原型设计是一种成熟的技术，用于通过将RTL（register-transfer level，寄存器传输级）移植到FPGA（Field Programmable Gate Array，现场可编程门阵列）来验证专门应用的ASIC（Application Specific Integrated Circuit，集成电路），ASSP（Application Specific Standard Parts，专用标准产品）和SoC（System onChip，片上系统）的功能和性能。由于硬件复杂性不断增加，需要验证的相关软件数量不断增加，因此它今天的使用范围更加广泛。
FPGA已经被用于验证相对成熟的RTL，因为它们可以代表一个近乎精确的以高速运行的设计的复制品。这些复制品通常也足够便携，可用于现场测试。在纯硬件方面，由于FPGA供应商尽快转向最先进的制造工艺节点，FPGA原型设计变得更加简单和强大。由于该软件通常占设计工作量的一半以上，所以SoC RTL的FPGA实现也可以用作软件开发，硬件/软件协同验证和软件验证的基础，所有这些都在最终硅芯片可用之前完成。
所有这些因素有助于降低设计成本并缩短上市时间，降低重新调整的风险。例如，已经在FPGA原型上得到广泛验证的软件应该更容易与来自晶圆厂的第一块硅相结合。FPGA原型也可用于设置任何可能的硅后调试路径。
在对芯片进行FPGA进行验证时，诸如PCIE、RapidIO等高速接口，当使用FPGA某些IP替换项目中高速接口的物理层时，出现控制器数据位宽与FPGA中物理层的IP可选择位宽无法匹配的情况，位宽不匹配也会导致时钟的不一致性，导致需要单独设计或购买IP，为了解决这一问题，亟需针对高速接口的FPGA验证提出一种新的自适应验证方法。
发明内容
本发明的目的在于提供一种高速数据Rapidio自适应接口新型自适应验证方法，以解决了高速数据Rapidio接口中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题。
为解决上述技术问题，本发明提供了一种高速数据Rapidio自适应接口新型自适应验证方法，基于高速数据Rapidio接口控制端、物理编码层、时钟转换模块、数据转换模块以及物理介质接入层进行自适应验证；
所述高速数据Rapidio接口控制端加载并解析高速数据协议，与所述物理编码层进行数据交互；
所述物理编码层包括数据编码和CRC校验编码，将所述高速数据Rapidio接口控制端传输的数据进行编码和时钟同步，并将编码的数据和同步的时钟分别传输到所述数据转换模块和所述时钟转换模块；
所述时钟转换模块和所述数据转换模块根据所述物理编码层与所述物理介质接入层的数据位宽比，进行数据位宽和时钟频率转换并传输至所述物理介质接入层；
所述物理介质接入层将同步转换的数据与时钟进行数据串行化。
可选的，所述物理介质接入层将串行化的数据传输到其串行器发送TX差分通路上；在所述物理介质接入层的接收通路上，由所述物理介质接入层的串行器接收RX差分通路上接受到的数据，通过所述物理介质接入层的解串，将解串数据以及所述物理介质接入层的接收时钟传输到所述时钟转换模块和所述数据转换模块，所述物理编码层根据接收到的数据和时钟将转换的数据进行解码，传输到高速数据Rapidio接口控制端。
可选的，所述时钟转换模块同步发送时钟与接收时钟，根据所述物理编码层与所述物理介质接入层之间的数据位宽整数比，利用锁相环对时钟进行分频或者倍频。
可选的，所述数据转换模块是基于所述物理编码层与所述物理介质接入层之间的数据位宽整数比，在所述时钟转换模块转换的同步时钟下，利用异步FIFIO及自适应移位逻辑对数据进行转换。
可选的，所述数据转换模块包含发送通路转换时钟数据同步子模块和接收通路转换时钟数据同步子模块，在经过所述数据转换模块后，其发送通路转换时钟数据同步子模块将在所述物理编码层的每两个发送时钟周期下，利用异步FIFO将每两个连续的10位数据转换成一个20位的数据，若不熟悉PMA发送数据特性，自适应移位逻辑能够自动将数据进行移位，同时监控LINK状态寄存器，自动锁定数据顺序，由于所述物理介质接入层的接收时钟TX_PMA_CLK由所述物理编码层产生的TX_PCS_CLK经过PLL分频得到，故二者数据时钟同步，利用自适应移位逻辑处理得到20位数据，同时将转换后的数据以及TX_PMA_CLK传输到所述物理介质接入层；
接收通路转换时钟数据同步子模块将在所述物理介质接入层一个接收时钟周期RX_PMA_CLK下接收每一个20位数据，用发送侧FLAG指示信号，自适应移位逻辑将接收侧数据移位顺序和发送侧保持一致，所述物理编码层接收时钟RX_PCS_CLK是在所述物理介质接入层接收时钟RX_PMA_CLK利用PLL二倍频下得到，在每个所述物理介质接入层接收时钟RX_PMA_CLK下，利用异步FIFO将移位逻辑处理的20位数据RX_PMA_DATA转换成两个10位的数据发送到所述物理编码层。
可选的，根据计数器设定，在指定时间内发送侧监控接口中的LINK寄存器状态，若指定时间内没有上线，将用FLAG指示信号通知接收侧移位逻辑将接收数据按发送侧逻辑移位排列，重复上述操作直到找到正确的拼接方式，从而实现数据位宽的自适应匹配。
在本发明提供的高速数据Rapidio自适应接口新型自适应验证方法中，可以在不了解IP特性的前提下，自适应的解决了高速数据Rapidio接口中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题，优化接口对接效率，提高了IP验证的复用率，降低了验证成本。
附图说明
图1是本发明提供的高速数据Rapidio自适应接口新型自适应验证方法的原理框图；
图2为本发明提供的时钟转换模块和数据转换模块原里框图；
图3为数据转换模块中发送通路与接收通路数据与时钟同步结构图。
实施方式
以下结合附图和具体实施例对本发明提出的一种高速数据Rapidio自适应接口新型自适应验证方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供了一种高速数据Rapidio接口新型验证方法，其原理如图1所示，基于高速数据Rapidio接口控制端、物理编码层（即Rapidio接口PCS层）、时钟转换模块、数据转换模块以及物理介质接入层（即Rapidio接口PMA层）进行自适应验证。
所述高速数据Rapidio接口控制端主要加载以及解析高速数据协议，所述Rapidio接口PCS层为物理编码子层，包括线路编码和CRC校验编码，所述时钟转换模块为根据数据位宽的差异性进行时钟的倍频和分频，所述数据转换模块是将数据转换成互相匹配位宽，所述物理介质接入层主要用于串行化和解串。
请继续参阅图1，高速数据Rapidio接口控制端主要加载以及解析高速数据协议，并与所述Rapidio接口PCS层进行数据交互，将ControlTX/RX控制信号发送到所述Rapidio接口PCS层，进行对Rapidio接口PCS层配置和发送接收控制；在发送通路中，将高速数据Rapidio接口控制端加载协议的数据TX_DATA以及发送时钟TX_PCS_CLK传输到Rapidio接口PCS层中进行编码并进行时钟同步，所述Rapidio接口PCS层将编码的数据TX_PCS_DATA以及同步发送时钟TX_PCS_CLK传输到分别传输到所述数据转换模块和所述时钟转换模块；所述时钟转换模块和所述数据转换模块根据Rapidio接口PCS层与Rapidio接口PMA层的数据位宽比，利用自适应移位逻辑、异步FIFO及锁相环进行数据位宽和时钟频率转换，将同步转换的数据TX_PMA_DATA与时钟TX_PMA_CLK传输到Rapidio接口PMA层进行数据串行化，Rapidio接口PMA层将串行化后的数据传输到Rapidio接口PMA层的串行器发送TX差分通路上。在接收通路上，由Rapidio接口PMA层的串行器接收RX差分通路上接受到的数据，通过所述Rapidio接口PMA层的解串，将解串数据RX_PMA_DATA以及所述Rapidio接口PMA层的接收时钟RX_PMA_CLK传输到所述时钟转换模块和所述数据转换模块，所述时钟转换模块和所述数据转换模块根据所述Rapidio接口PMA层与所述Rapidio接口PCS层的数据位宽比，利用自适应移位逻辑、异步FIFO及锁相环进行数据位宽和时钟频率转换，所述Rapidio接口PCS层根据接收到的数据RX_PCS_DATA和时钟RX_PCS_CLK将转换后的数据进行解码，传输到高速数据Rapidio接口的控制端。
图2是所述时钟转换模块和所述数据转换模块的原理框图，所述时钟转换模块将同步发送时钟TX_PCS_CLK与接收时钟RX_PMA_CLK，根据Rapidio接口PCS层与Rapidio接口PMA层之间的数据位宽整数比，进行分频或者倍频，得到TX_PCS_CLK的二分频TX_PMA_CLK，以及RX_PMA_CLK的二倍频TX_PCS_CLK。
请继续参阅图2，所述数据转换模块包含发送通路转换时钟数据同步子模块和接收通路转换时钟数据同步子模块，数据转换模块是基于Rapidio接口PCS层与Rapidio接口PMA层之间的数据位宽整数比，在时钟转换模块转换的同步时钟下，对数据进行转换，将连续两个10位的TX_PCS_DATA转换成20位宽的TX_PMA_DATA，以及将每个20位宽PMA的接收数据RX_PMA_DATA转换成两个10位宽的RX_PCS_DATA数据。
图3所示，所述数据转换模块包含发送通路转换时钟数据同步子模块和接收通路转换时钟数据同步子模块，在经过所述数据转换模块后，其发送通路转换时钟数据同步子模块将在Rapidio接口PCS层的每两个发送时钟周期下，利用异步FIFO将每两个连续的10位数据转换成一个20位的数据，在不熟悉PMA发送数据特性的情况下，自适应移位逻辑可以自动将数据进行移位，同时监控控制端的link状态寄存器，可以自动锁定数据顺序，由于TX_PMA_CLK由TX_PCS_CLK经过PLL分频得到，故二者数据时钟同步，利用自适应移位逻辑处理得到20位数据，同时将转换后的数据以及TX_PMA_CLK传输到Rapidio接口PMA层。接收通路转换时钟数据同步子模块将在Rapidio接口PMA层一个接收时钟周期RX_PMA_CLK下接收每一个20位数据，用发送侧FLAG指示信号，自适应移位逻辑将接收侧数据移位顺序和发送侧保持一致，Rapidio接口PCS层接收时钟RX_PCS_CLK是在Rapidio接口PMA层接收时钟RX_PMA_CLK利用PLL二倍频下得到，在每个Rapidio接口PMA层接收时钟RX_PMA_CLK下，利用异步FIFO将移位逻辑处理的20位数据RX_PMA_DATA转换成两个10位的数据发送到Rapidio接口PCS层。同时根据计数器设定，在指定时间内发送侧监控接口中的link状态寄存器状态，若指定时间内没有上线，将用FLAG指示信号通知接收侧移位逻辑将接收数据按发送侧逻辑移位排列，重复上述操作直到找到正确的拼接方式，从而实现数据位宽的自适应匹配，解决了高速数据Rapidio接口端中控制器与物理媒体层IP在时钟与数据位宽不匹配及数据不对齐的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (6)

1.一种高速数据Rapidio自适应接口新型自适应验证方法，其特征在于，基于高速数据Rapidio接口控制端、物理编码层、时钟转换模块、数据转换模块以及物理介质接入层进行自适应验证；
所述高速数据Rapidio接口控制端加载并解析高速数据协议，与所述物理编码层进行数据交互；
所述物理编码层包括数据编码和CRC校验编码，将所述高速数据Rapidio接口控制端传输的数据进行编码和时钟同步，并将编码的数据和同步的时钟分别传输到所述数据转换模块和所述时钟转换模块；
所述时钟转换模块和所述数据转换模块根据所述物理编码层与所述物理介质接入层的数据位宽比，进行数据位宽和时钟频率转换并传输至所述物理介质接入层；
所述物理介质接入层将同步转换的数据与时钟进行数据串行化。
2.如权利要求1所述的高速数据Rapidio自适应接口新型自适应验证方法，其特征在于，所述物理介质接入层将串行化的数据传输到其串行器发送TX差分通路上；在所述物理介质接入层的接收通路上，由所述物理介质接入层的串行器接收RX差分通路上接受到的数据，通过所述物理介质接入层的解串，将解串数据以及所述物理介质接入层的接收时钟传输到所述时钟转换模块和所述数据转换模块，所述物理编码层根据接收到的数据和时钟将转换的数据进行解码，传输到高速数据Rapidio接口控制端。
3.如权利要求1所述的高速数据Rapidio自适应接口新型自适应验证方法，其特征在于，所述时钟转换模块同步发送时钟与接收时钟，根据所述物理编码层与所述物理介质接入层之间的数据位宽整数比，利用锁相环对时钟进行分频或者倍频。
4.如权利要求3所述的高速数据Rapidio自适应接口新型自适应验证方法，其特征在于，所述数据转换模块是基于所述物理编码层与所述物理介质接入层之间的数据位宽整数比，在所述时钟转换模块转换的同步时钟下，利用异步FIFIO及自适应移位逻辑对数据进行转换。
5.如权利要求4所述的高速数据Rapidio自适应接口新型自适应验证方法，其特征在于，所述数据转换模块包含发送通路转换时钟数据同步子模块和接收通路转换时钟数据同步子模块，在经过所述数据转换模块后，其发送通路转换时钟数据同步子模块将在所述物理编码层的每两个发送时钟周期下，利用异步FIFO将每两个连续的10位数据转换成一个20位的数据，若不熟悉PMA发送数据特性，自适应移位逻辑能够自动将数据进行移位，同时监控LINK状态寄存器，自动锁定数据顺序，由于所述物理介质接入层的接收时钟TX_PMA_CLK由所述物理编码层产生的TX_PCS_CLK经过PLL分频得到，故二者数据时钟同步，利用自适应移位逻辑处理得到20位数据，同时将转换后的数据以及TX_PMA_CLK传输到所述物理介质接入层；
接收通路转换时钟数据同步子模块将在所述物理介质接入层一个接收时钟周期RX_PMA_CLK下接收每一个20位数据，用发送侧FLAG指示信号，自适应移位逻辑将接收侧数据移位顺序和发送侧保持一致，所述物理编码层接收时钟RX_PCS_CLK是在所述物理介质接入层接收时钟RX_PMA_CLK利用PLL二倍频下得到，在每个所述物理介质接入层接收时钟RX_PMA_CLK下，利用异步FIFO将移位逻辑处理的20位数据RX_PMA_DATA转换成两个10位的数据发送到所述物理编码层。
6.如权利要求5所述的高速数据Rapidio自适应接口新型自适应验证方法，其特征在于，根据计数器设定，在指定时间内发送侧监控接口中的LINK寄存器状态，若指定时间内没有上线，将用FLAG指示信号通知接收侧移位逻辑将接收数据按发送侧逻辑移位排列，重复上述操作直到找到正确的拼接方式，从而实现数据位宽的自适应匹配。
CN202210175120.XA 2022-02-24 2022-02-24 一种高速数据Rapidio自适应接口新型自适应验证方法 Active CN114553389B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210175120.XA CN114553389B (zh) 2022-02-24 2022-02-24 一种高速数据Rapidio自适应接口新型自适应验证方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210175120.XA CN114553389B (zh) 2022-02-24 2022-02-24 一种高速数据Rapidio自适应接口新型自适应验证方法

Publications (2)

Publication Number Publication Date
CN114553389A CN114553389A (zh) 2022-05-27
CN114553389B true CN114553389B (zh) 2023-06-16

Family

ID=81678664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210175120.XA Active CN114553389B (zh) 2022-02-24 2022-02-24 一种高速数据Rapidio自适应接口新型自适应验证方法

Country Status (1)

Country Link
CN (1) CN114553389B (zh)

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998045991A1 (en) * 1997-04-08 1998-10-15 Level One Communications, Inc. 200 mbps phy/mac apparatus and method
CN101206631A (zh) * 2006-12-22 2008-06-25 中芯国际集成电路制造(上海)有限公司 高速外设部件互连接口及信号处理方法
JP2010187164A (ja) * 2009-02-12 2010-08-26 Nippon Telegr & Teleph Corp <Ntt> 基準クロック周波数調整方法および中継装置
US8228102B1 (en) * 2010-03-03 2012-07-24 Altera Corporation Phase-locked loop architecture and clock distribution system
US8571059B1 (en) * 2011-07-29 2013-10-29 Altera Corporation Apparatus and methods for serial interfaces with shared datapaths
CN104991878A (zh) * 2015-06-18 2015-10-21 北京亚科鸿禹电子有限公司 一种fpga虚拟io片间互连电路
CN108521430A (zh) * 2018-04-24 2018-09-11 天津芯海创科技有限公司 双协议复用芯片和双协议复用方法
CN108540489A (zh) * 2018-04-24 2018-09-14 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108563604A (zh) * 2018-04-24 2018-09-21 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108667825A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN109002409A (zh) * 2017-06-07 2018-12-14 深圳市中兴微电子技术有限公司 一种位宽变换装置及方法
CN111934802A (zh) * 2019-05-13 2020-11-13 英特尔公司 用于多通道端口的高精度时间戳记
CN112241384A (zh) * 2019-07-19 2021-01-19 上海复旦微电子集团股份有限公司 一种通用的高速串行差分信号分路电路及方法
CN113572486A (zh) * 2021-06-29 2021-10-29 中国人民解放军战略支援部队信息工程大学 具有低速SerDes接口的发送器、接收器及其电路设计方法
CN113747278A (zh) * 2021-09-13 2021-12-03 上海安路信息科技股份有限公司 基于fpga的百兆光物理层及其装置
CN113904756A (zh) * 2021-10-15 2022-01-07 深圳市紫光同创电子有限公司 基于10Gbase-R协议的以太网系统
CN113934667A (zh) * 2021-10-14 2022-01-14 广西电网有限责任公司电力科学研究院 一种基于fpga逻辑资源延时的过采样异步通信方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106534015B (zh) * 2016-11-03 2018-02-09 无锡华润矽科微电子有限公司 针对pma标准的无线充电设备调频信号的解调方法

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998045991A1 (en) * 1997-04-08 1998-10-15 Level One Communications, Inc. 200 mbps phy/mac apparatus and method
CN101206631A (zh) * 2006-12-22 2008-06-25 中芯国际集成电路制造(上海)有限公司 高速外设部件互连接口及信号处理方法
JP2010187164A (ja) * 2009-02-12 2010-08-26 Nippon Telegr & Teleph Corp <Ntt> 基準クロック周波数調整方法および中継装置
US8228102B1 (en) * 2010-03-03 2012-07-24 Altera Corporation Phase-locked loop architecture and clock distribution system
US8571059B1 (en) * 2011-07-29 2013-10-29 Altera Corporation Apparatus and methods for serial interfaces with shared datapaths
CN104991878A (zh) * 2015-06-18 2015-10-21 北京亚科鸿禹电子有限公司 一种fpga虚拟io片间互连电路
CN109002409A (zh) * 2017-06-07 2018-12-14 深圳市中兴微电子技术有限公司 一种位宽变换装置及方法
CN108563604A (zh) * 2018-04-24 2018-09-21 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108540489A (zh) * 2018-04-24 2018-09-14 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108667825A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108521430A (zh) * 2018-04-24 2018-09-11 天津芯海创科技有限公司 双协议复用芯片和双协议复用方法
CN111934802A (zh) * 2019-05-13 2020-11-13 英特尔公司 用于多通道端口的高精度时间戳记
CN112241384A (zh) * 2019-07-19 2021-01-19 上海复旦微电子集团股份有限公司 一种通用的高速串行差分信号分路电路及方法
CN113572486A (zh) * 2021-06-29 2021-10-29 中国人民解放军战略支援部队信息工程大学 具有低速SerDes接口的发送器、接收器及其电路设计方法
CN113747278A (zh) * 2021-09-13 2021-12-03 上海安路信息科技股份有限公司 基于fpga的百兆光物理层及其装置
CN113934667A (zh) * 2021-10-14 2022-01-14 广西电网有限责任公司电力科学研究院 一种基于fpga逻辑资源延时的过采样异步通信方法
CN113904756A (zh) * 2021-10-15 2022-01-07 深圳市紫光同创电子有限公司 基于10Gbase-R协议的以太网系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
千兆以太网物理层时钟产生/倍频单片集成电路设计;孟凡生等;东南大学学报(自然科学版);全文 *

Also Published As

Publication number Publication date
CN114553389A (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
CN113467696B (zh) 多通道ad数据同步传输系统
EP1388975B1 (en) System and method for data transition control in a multirate communication system
JP4113898B2 (ja) プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路
US6201829B1 (en) Serial/parallel GHZ transceiver with pseudo-random built in self test pattern generator
US7913104B1 (en) Method and apparatus for receive channel data alignment with minimized latency variation
JPH0657010B2 (ja) データコード間でデータ流れを変換するための変換システム
US7463706B2 (en) System and method for performing on-chip synchronization of system signals utilizing off-chip harmonic signal
WO2009126267A2 (en) Pld architecture optimized for 10g ethernet physical layer solution
US7330502B2 (en) Input/output circuit and semiconductor integrated circuit
JP2004260677A (ja) 通信装置
US20090251190A1 (en) System and method for generating two effective frequencies using a single clock
US7856074B2 (en) Signal processing system
EP3734465B1 (en) Data transmission code and interface
US6735710B1 (en) Clock extraction device
CN114553389B (zh) 一种高速数据Rapidio自适应接口新型自适应验证方法
US8352772B2 (en) Reference clock and command word alignment
US5748123A (en) Decoding apparatus for Manchester code
US20220404857A1 (en) Semiconductor die, electronic component, electronic apparatus and manufacturing method thereof
WO2022266959A1 (zh) 一种芯片测试电路和方法
US7460040B1 (en) High-speed serial interface architecture for a programmable logic device
CN114091390A (zh) 一种高速数据sgmii接口新型验证模组以及方法
KR100418017B1 (ko) 데이터 및 클럭 복원회로
CN217060970U (zh) 镜像数字信号的隔离装置
Sim et al. A SpaceWire PHY with double data rate and fallback redundancy
CN114564432B (zh) 一种基于fpga的高速数据sata接口新型验证模组及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant