KR20100053067A - 위상 검출기 - Google Patents

위상 검출기 Download PDF

Info

Publication number
KR20100053067A
KR20100053067A KR1020080112038A KR20080112038A KR20100053067A KR 20100053067 A KR20100053067 A KR 20100053067A KR 1020080112038 A KR1020080112038 A KR 1020080112038A KR 20080112038 A KR20080112038 A KR 20080112038A KR 20100053067 A KR20100053067 A KR 20100053067A
Authority
KR
South Korea
Prior art keywords
transistor
signal
drain
terminal
reference signal
Prior art date
Application number
KR1020080112038A
Other languages
English (en)
Other versions
KR100990610B1 (ko
Inventor
이덕효
장병탁
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080112038A priority Critical patent/KR100990610B1/ko
Publication of KR20100053067A publication Critical patent/KR20100053067A/ko
Application granted granted Critical
Publication of KR100990610B1 publication Critical patent/KR100990610B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

실시예에 따른 위상 검출기는 제1단자를 통하여 기준신호를 입력받고 제2단자를 통하여 비교신호를 입력받으며, 제3단자를 통하여 출력신호를 출력하는 D-플립플롭; 하나의 입력단자는 상기 제3단자와 연결되고, 다른 하나의 입력단자는 상기 기준신호를 입력받는 낸드 게이트; 및 상기 낸드 게이트의 출력신호를 반전시켜 출력하는 인버터를 포함하고, 위상 비교 결과를 업(up)신호로 처리하는 것을 특징으로 한다.
실시예에 의하면, 최소 개수의 회로 소자를 이용하여 위상 검출기를 구현할 수 있으므로, 비교신호와 기준신호의 위상을 빠르게 비교할 수 있고, 위상 검출기의 전력 소모를 최소화할 수 있으며, 소자 사이즈를 크게 줄일 수 있다. 또한, 비교신호와 기준신호의 라이징 에지만을 이용하여 위상을 비교하므로 비교신호와 기준신호의 듀티 사이클(duty cycle)의 영향을 배제할 수 있다.
위상 검출기, D-플립플롭, 낸드 게이트, 인버터, 폴링 에지, 라이징 에지

Description

위상 검출기{Phase Detector}
실시예는 위상 검출기에 관한 것이다.
현재, 이동통신, 위성통신, 방송 등의 서비스를 제공하기 위하여 다양한 협대역 및 광대역 통신 시스템이 개발되고 있는데, 이러한 통신 시스템을 이루는 회로들, 가령 혼합기, 벌룬회로, 변조기, 복조기 등은 다양한 채널의 주파수 신호를 처리하기 위하여 클럭 신호를 필요로 한다.
전압제어 발진회로는 위상동기회로를 구성하여 클럭신호를 생성하는데, 예를 들어 DLL(Delay Locked Loop), 위상 클럭 발생기(phase clock generator)를 포함하여 이루어질 수 있다. 또한, DLL은 위상 검출기(phase detector), 차지 펌프(charge pump), 루프 필터(loop filter), VCDL(Voltage Controlled Delay Line)을 포함하여 이루어질 수 있다.
VCDL은 TCXO(Temperature controlled X-tal Oscillator)와 같은 발진회로로부터 기준 클럭(reference clock)을 전달받고, 기준 클럭에 일정한 위상 지연(delay)를 발생시켜 다수의 위상지연 신호를 생성한다.
이때, 위상 검출기는 상기 위상지연 신호를 차례대로 전달받아 기준 클럭과 비교하고, 각 위상지연 신호와 기준 클럭 사이의 주파수 차이에 대응되는 제어신호를 생성한다. 차지펌프는 제어신호에 따라 전류값을 조정한다.
차지펌프는 제어신호에 따라 특정량의 전하를 루프 필터로 공급하거나 흡수함으로써 VCDL로 전달되는 제어전압을 조정한다. 따라서, VCDL은 정확한 간격을 가지는 다수의 위상지연 신호를 생성하고, 이를 위상 클럭 발생기로 전달할 수 있다.
도 1은 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
도 1의 (a)도면과 같이, 위상 검출기는 기준신호(RCLK)와 비교신호를 비교하고, 비교 결과 기준신호의 위상이 비교신호의 위상보다 빠르면 위상 차이만큼의 업(UP)신호를 생성한다.
비교 결과, (b)도면과 같이, 기준신호의 위상이 비교신호의 위상보다 느리면 위상 차이만큼의 다운(DN)신호를 생성한다. 따라서, 위상 검출기에 의하면 두 주파수 신호의 위상 차이를 알 수 있다. 가령, 전압제어 발진회로에 대한 위의 예 중, 기준클럭, 위상지연 신호, 제어신호는 각각 기준신호, 비교신호, 업/다운신호에 대응될 수 있다.
그러나, 이와 같이 동작되는 위상 검출기를 구성하기 위해서는 트랜지스터, 로직 게이트 등과 같은 수많은 회로 소자가 필요로 되며, 따라서 전력 소모가 크고 소자 사이즈가 커지는 문제점이 있다.
실시예는 최소 개수의 회로 소자로 구현 가능하며, 소자 사이즈, 전력 소모, 동작 시간을 최소화할 수 있는 위상 검출기를 제공한다.
실시예에 따른 위상 검출기는 제1단자를 통하여 기준신호를 입력받고 제2단자를 통하여 비교신호를 입력받으며, 제3단자를 통하여 출력신호를 출력하는 D-플립플롭; 하나의 입력단자는 상기 제3단자와 연결되고, 다른 하나의 입력단자는 상기 기준신호를 입력받는 낸드 게이트; 및 상기 낸드 게이트의 출력신호를 반전시켜 출력하는 인버터를 포함하고, 위상 비교 결과를 업(up)신호로 처리하는 것을 특징으로 한다.
실시예에 따른 위상 검출기는 제1단자를 통하여 비교신호를 입력받고 제2단자를 통하여 기준신호를 입력받으며, 제3단자를 통하여 출력신호를 출력하는 D-플립플롭; 하나의 입력단자는 상기 제3단자와 연결되고, 다른 하나의 입력단자는 상기 비교신호를 입력받는 낸드 게이트; 및 상기 낸드 게이트의 출력신호를 반전시켜 출력하는 인버터를 포함하고, 위상 비교 결과를 다운(down)신호로 처리하는 것을 특징으로 한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 최소 개수의 회로 소자를 이용하여 위상 검출기를 구현할 수 있으므로, 비교신호와 기준신호의 위상을 빠르게 비교할 수 있고, 위상 검출기의 전력 소모를 최소화할 수 있으며, 소자 사이즈를 크게 줄일 수 있다.
둘째, 비교신호와 기준신호의 라이징 에지만을 이용하여 위상을 비교하므로 비교신호와 기준신호의 듀티 사이클(duty cycle)의 영향을 배제할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 위상 검출기에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
도 2는 제1실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 블록도이고, 도 3은 제1실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 회로도이다.
제1실시예는 위상 비교 결과를 업(UP)신호로 처리하는 경우의 위상 검출기에 관한 것이다.
도 2를 참조하면, 제1실시예에 따른 위상 검출기는 D-플립플롭(Flip Flop)(110), 낸드 게이트(Nand gate)(120), 인버터(130)를 포함하여 구성되는데, D-플립플롭(110)은 기준신호(RCLK)가 입력되는 제1단자(a), 비교신호(FCLK)가 입력되는 제2단자(b), 출력신호가 출력되는 제3단자(c)를 포함한다.
도 3은 PMOS(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor), NMOS(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)를 이용하여 도 2에 도시된 위상 검출기를 구현한 것이다.
도 3을 참조하면, 제1실시예에 따른 위상 검출기는 9개의 트랜지스터(111, 112, 113, 121, 122, 123, 124, 131, 132)를 포함한다.
상기 D-플립플롭(110)은 입력 신호를 클록 펄스의 시간 간격만큼 지연시켜 출력신호를 생성하는 회로로서, 제1트랜지스터(111) 내지 제3트랜지스터(113)를 포함하여 구성된다.
상기 제1트랜지스터(111)의 드레인은 제2트랜지스터(112)의 드레인과 연결되고, 상기 제2트랜지스터의 소스는 제3트랜지스터(113)의 드레인과 연결된다.
상기 낸드 게이트(120)는 제4트랜지스터(121) 내지 제7트랜지스터(124)를 포함하여 구성되는데, 상기 제4트랜지스터(121)의 소스와 드레인은 각각 상기 제1트랜지스터(111)의 소스 및 상기 제5트랜지스터(122)의 드레인과 연결된다.
또한, 상기 제5트랜지스터(122)의 소스는 상기 제6트랜지스터(123)의 드레인과 연결되고, 상기 제4트랜지스터(122) 및 상기 제6트랜지스터(123)의 게이트는 상기 제1트랜지스터(111)의 드레인과 연결된다.
또한, 상기 제7트랜지스터(124)의 소스와 드레인은 각각 상기 제4트랜지스터(121)의 소스 및 드레인과 연결된다.
상기 인버터(130)는 제8트랜지스터(131) 및 제9트랜지스터(132)를 포함하여 구성되는데, 상기 제8트랜지스터(131)의 소스와 드레인은 각각 상기 제7트랜지스터(124)의 소스 및 상기 제9트랜지스터(132)의 드레인과 연결된다.
또한, 상기 제9트랜지스터(132)의 소스는 상기 제6트랜지스터(123)의 소스와 연결되고, 상기 제8트랜지스터(131) 및 상기 제9트랜지스터(132)의 게이트는 상기 제7트랜지스터(124)의 드레인과 연결된다.
이와 같은 구성에서, 상기 제1트랜지스터(111)와 상기 제3트랜지스터(113)의 게이트는 기준신호(RCLK)가 입력되는 제1단자(a)로 기능되고, 상기 제2트랜지스터(112)의 게이트는 비교신호(FCLK)가 입력되는 제2단자(b)로 기능된다.
그리고, 상기 제1트랜지스터(111)의 드레인과 상기 제2트랜지스터(112)의 드레인 사이의 노드는 D-플립플롭(110)의 출력신호가 출력되는 제3단자(c)로 기능된다.
상기 제5트랜지스터(122)의 게이트와 상기 제7트랜지스터(124)의 게이트는 상기 낸드 게이트(120)의 두개의 입력단자 중 기준신호(RCLK)가 입력되는 단자로 기능되고, 상기 제4트랜지스터(121)와 상기 제6트랜지스터(123)의 게이트는 상기 낸드 게이트(120)의 두개의 입력단자 중 상기 D-플립플롭(110)의 제3단자(c)와 연결되는 단자로 기능된다.
상기 제5트랜지스터(122)의 드레인, 상기 제4트랜지스터(121)의 드레인, 상기 제7트랜지스터(124)의 드레인은 상기 낸드 게이트(120)의 출력단자로 기능된다.
또한, 상기 제8트랜지스터(131)와 상기 제9트랜지스터(132)의 게이트는 상기 인버터(130)의 입력단자로 기능되고, 상기 제8트랜지스터(131)의 드레인과 상기 제9트랜지스터(132)의 드레인 사이의 노드는 상기 인버터(130)의 출력단자, 즉 제1실시예에 따른 위상 검출기의 최종 출력단자로 기능된다.
제1실시예에서, 상기 제1트랜지스터(111), 상기 제4트랜지스터(121), 상기 제7트랜지스터(124) 및 상기 제8트랜지스터(131)는 PMOS로 구비되고, 상기 제2트랜지스터(112), 상기 제3트랜지스터(113), 상기 제5트랜지스터(122), 제6트랜지스터(123) 및 상기 제9트랜지스터(132)는 NMOS로 구비된다.
이와 같은 구성을 갖는 제1실시예에 따른 위상 검출기의 동작에 대하여 살펴보면 다음과 같다.
첫번째 동작은, 기준신호(RCLK)의 라이징 에지(rising edge)가 비교신호(FCLK)의 라이징 에지보다 빠르고, 비교신호(FCLK)의 폴링 에지(falling edge)가 기준신호(RCLK)의 폴링 에지보다 빠른 경우이다.
도 4는 첫번째 경우 제1실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
도 4의 "A"구간의 경우, 기준신호(RCLK)가 저전위(low)이므로 상기 제7트랜지스터(124)가 동작(on)되고, 상기 제7트랜지스터(124)의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위(high)가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 저전위(low)로 리셋된다.
도 4의 "B"구간의 경우, 기준신호(RCLK)가 고전위이므로 상기 제1트랜지스터(111)의 드레인(제3단자(c))이 고전위(high)로 유지된다. 그리고, 상기 제5트랜지스터(122)가 동작되어 상기 제5트랜지스터(122)의 드레인(상기 낸드 게이트(120)의 출력단자)이 저전위가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 고전위로 전환된다.
도 4의 "C"구간의 경우, 기준신호(RCLK)와 비교신호(FCLK)가 모두 고전위이므로, 상기 제2트랜지스터(112)와 상기 제3트랜지스터(113)가 동작되고, 상기 제2트랜지스터(112)의 드레인(제3단자(c))이 저전위가 된다.
이때, 상기 제5트랜지스터(122)가 동작되고 있는 상태이므로, 상기 제5트랜지스터의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위가 되고, 상기 인버터(130)의 출력단자는 저전위가 된다.
도 4의 "D"구간의 경우, 상기 비교신호(FCLK)가 저전위로 전환되므로 상기 제2트랜지스터(112)의 드레인(제3단자(c))이 저전위로 유지되고, 상기 낸드 게이트(120)의 출력단자는 고전위, 상기 인버터(130)의 출력단자는 저전위로 유지된다.
이후, 상기 도 4의 "A"구간 내지 "D"구간에 따른 위상 검출기의 동작이 반복될 수 있다.
두번째 동작은, 기준신호(RCLK)의 라이징 에지와 폴링 에지가 모두 비교신호(FCLK)의 라이징 에지와 폴링 에지보다 빠른 경우이다.
도 5는 두번째 경우 제1실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
도 5의 "A"구간의 경우, 기준신호(RCLK)가 저전위(low)이므로 상기 제7트랜지스터(124)가 동작(on)되고, 상기 제7트랜지스터(124)의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위(high)가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 저전위(low)로 리셋된다.
도 5의 "B"구간의 경우, 기준신호(RCLK)가 고전위이므로 상기 제1트랜지스터(111)의 드레인(제3단자(c))이 고전위(high)로 유지된다. 그리고, 상기 제5트랜지스터(122)가 동작되어 상기 제5트랜지스터(122)의 드레인(상기 낸드 게이트(120)의 출력단자)이 저전위가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 고전위로 전환된다.
도 5의 "C"구간의 경우, 기준신호(RCLK)와 비교신호(FCLK)가 모두 고전위이므로, 상기 제2트랜지스터(112)와 상기 제3트랜지스터(113)가 동작되고, 상기 제2트랜지스터(112)의 드레인(제3단자(c))이 저전위가 된다.
이때, 상기 제5트랜지스터(122)가 동작되고 있는 상태이므로, 상기 제5트랜지스터의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위가 되고, 상기 인버터(130)의 출력단자는 저전위가 된다.
도 5의 "D"구간의 경우, 상기 비교신호(FCLK)가 고전위인 상태에서 상기 기준신호(RCLK)가 저전위로 전환되므로 상기 제7트랜지스터(124)가 동작(on)되고, 상기 제7트랜지스터(124)의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위(high)가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 저전위(low)로 리셋된다.
이후, 상기 도 5의 "A"구간 내지 "D"구간에 따른 위상 검출기의 동작이 반복될 수 있다.
세번째 동작은, 기준신호(RCLK)의 라이징 에지(rising edge)가 비교신호(FCLK)의 라이징 에지보다 느리고, 비교신호(FCLK)의 폴링 에지(falling edge)가 기준신호(RCLK)의 폴링 에지보다 느린 경우이다.
도 6은 세번째 경우 제1실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
도 6의 "A"구간의 경우, 기준신호(RCLK)가 저전위(low)이므로 상기 제7트랜지스터(124)가 동작(on)되고, 상기 제7트랜지스터(124)의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위(high)가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 저전위(low)로 리셋된다.
도 6의 "B"구간의 경우, 상기 비교신호(FCLK)가 고전위로 전환되고, 상기 기준신호(RCLK)는 저전위이므로 상기 제7트랜지스터(124)가 동작되고, 상기 제7트랜지스터(124)의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 저전위(low)를 유지한다.
도 6의 "C"구간의 경우, 기준신호(RCLK)와 비교신호(FCLK)가 모두 고전위이므로, 상기 제2트랜지스터(112)와 상기 제3트랜지스터(113)가 동작되고, 상기 제2트랜지스터(112)의 드레인(제3단자(c))이 저전위가 된다.
이때, 상기 제5트랜지스터(122)가 동작되고 있는 상태이므로, 상기 제5트랜지스터의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위가 되고, 상기 인버터(130)의 출력단자는 저전위를 유지한다.
도 6의 "D"구간의 경우, 상기 비교신호(FCLK)가 고전위인 상태에서 상기 기준신호(RCLK)가 저전위로 전환되므로 상기 제7트랜지스터(124)가 동작되고, 상기 제7트랜지스터(124)의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 저전위를 유지한다.
이후, 상기 도 6의 "A"구간 내지 "D"구간에 따른 위상 검출기의 동작이 반복될 수 있다.
네번째 동작은, 기준신호(RCLK)의 라이징 에지와 폴링 에지가 모두 비교신호(FCLK)의 라이징 에지와 폴링 에지보다 느린 경우이다.
도 7은 네번째 경우 제1실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
도 7의 "A"구간 및 "B"구간의 경우, 기준신호(RCLK)가 저전위(low)이므로 상기 제7트랜지스터(124)가 동작(on)되고, 상기 제7트랜지스터(124)의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위(high)가 된다. 따라서, 비교신호(FCLK)의 레벨과 관계없이 상기 인버터(130)의 출력단자는 저전위(low)로 리셋된다.
도 7의 "C"구간의 경우, 기준신호(RCLK)와 비교신호(FCLK)가 모두 고전위이므로, 상기 제2트랜지스터(112)와 상기 제3트랜지스터(113)가 동작되고, 상기 제2트랜지스터(112)의 드레인(제3단자(c))이 저전위가 된다.
이때, 상기 제5트랜지스터(122)가 동작되고 있는 상태이므로, 상기 제5트랜지스터의 드레인(상기 낸드 게이트(120)의 출력단자)이 고전위가 되고, 상기 인버터(130)의 출력단자는 저전위를 유지한다.
도 7의 "D"구간의 경우, 기준신호(RCLK)가 고전위인 상태에서 비교신호(FCLK)가 저전위로 전환되므로, 상기 제1트랜지스터(111)와 상기 제2트랜지스터(112)의 동작이 모두 중단(off)된다.
따라서, 상기 제1트랜지스터(111)와 상기 제2트랜지스터(112)의 드레인(제3단자(c))이 저전위로 유지되고, 이에 따라 상기 제4트랜지스터(121), 상기 제5트랜지스터(122), 상기 제7트랜지스터(124)의 드레인(낸드 게이트(120)의 출력단자)과 상기 제8트랜지스터(131)와 상기 제9트랜지스터(132)의 드레인(인버터(130)의 출력단자) 역시 저전위 상태를 유지한다.
이후, 상기 도 7의 "A"구간 내지 "D"구간에 따른 위상 검출기의 동작이 반복될 수 있다.
이하, 첨부된 도면을 참조하여 제2실시예에 따른 위상 검출기에 대하여 설명한다. 제2실시예는 위상 비교 결과를 다운(DOWN)신호로 처리하는 경우의 위상 검출기에 관한 것이다.
도 8은 제2실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 블록도이고, 도 9는 제2실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 회로도이다.
도 8을 참조하면, 제2실시예에 따른 위상 검출기는 D-플립플롭(Flip Flop)(210), 낸드 게이트(Nand gate)(220), 인버터(230)를 포함하여 구성되는데, D-플립플롭(210)은 기준신호(RCLK)가 입력되는 제2단자(b), 비교신호(FCLK)가 입력되는 제1단자(a), 출력신호가 출력되는 제3단자(c)를 포함한다.
도 9는 PMOS, NMOS를 이용하여 도 8에 도시된 위상 검출기를 구현한 것이다.
도 9를 참조하면, 제2실시예에 따른 위상 검출기는 9개의 트랜지스터(211, 212, 213, 221, 222, 223, 224, 231, 232)를 포함한다.
도 8 및 도 9에 도시된 제2실시예를 도 1 및 도 2에 도시된 제1실시예와 비교하여 보면, 제1실시예의 경우 상기 D-플립플롭(110)의 제1단자(a)와 제2단자(b)에 각각 기준신호(RCLK)와 비교신호(FCLK)가 입력되는 반면, 제2실시예의 경우 상기 D-플립플롭(210)의 제1단자(a)와 제2단자(b)에 각각 비교신호(FCLK)와 기준신호(RCLK)가 입력되는 점이 상이하다.
또한, 상기 낸드 게이트(220)의 하나의 입력단자는 상기 D-플립플롭(210)의 출력단자와 연결되고, 다른 하나의 입력단자는 비교신호(FCLK)가 입력되는 점이 제1실시예와 상이하다.
그 외 제2실시예의 각 구성부의 연결관계 및 동작은 제1실시예와 동일하다.
또한, 도 10 내지 도 13은 제2실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도인데, 도 10 내지 도 13은 각각 도 4 내지 도 7과 대응된다.
즉, 도 10은 기준신호(RCLK)의 라이징 에지(rising edge)가 비교신호(FCLK)의 라이징 에지보다 빠르고, 비교신호(FCLK)의 폴링 에지(falling edge)가 기준신호(RCLK)의 폴링 에지보다 빠른 첫번째 경우, 제2실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이고, 도 11은 기준신호(RCLK)의 라이징 에지와 폴링 에지가 모두 비교신호(FCLK)의 라이징 에지와 폴링 에지보다 빠른 두번째 경우, 제2실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍 도이다.
또한, 도 12는 기준신호(RCLK)의 라이징 에지(rising edge)가 비교신호(FCLK)의 라이징 에지보다 느리고, 비교신호(FCLK)의 폴링 에지(falling edge)가 기준신호(RCLK)의 폴링 에지보다 느린 세번째 경우 제2실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이고, 도 7은 기준신호(RCLK)의 라이징 에지와 폴링 에지가 모두 비교신호(FCLK)의 라이징 에지와 폴링 에지보다 느린 네번째 경우, 제2실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도이다.
도 10 내지 도 13에 의한 제2실시예의 동작을 도 4 내지 도 7과 비교하여 보면 제1단자(a), 제2단자(b)에 입력되는 신호의 종류 및 상기 낸드 게이트(120, 220)의 일측 입력단자에 입력되는 신호의 종류가 상이하고, 출력신호가 다운신호로 처리되는 경우만이 다를 뿐 나머지 신호 처리 결과는 동일함을 알 수 있다.
따라서, 이하 제1실시예와 반복되는 제2실시예의 설명은 생략하기로 한다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도.
도 2는 제1실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 블록도.
도 3은 제1실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 회로도.
도 4 내지 도 7은 제1실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도.
도 8은 제2실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 블록도.
도 9는 제2실시예에 따른 위상 검출기의 구성을 개략적으로 도시한 회로도.
도 10 내지 도 13은 제2실시예에 따른 위상 검출기가 처리하는 신호 형태를 모식화한 타이밍도.

Claims (11)

  1. 제1단자를 통하여 기준신호를 입력받고 제2단자를 통하여 비교신호를 입력받으며, 제3단자를 통하여 출력신호를 출력하는 D-플립플롭;
    하나의 입력단자는 상기 제3단자와 연결되고, 다른 하나의 입력단자는 상기 기준신호를 입력받는 낸드 게이트; 및
    상기 낸드 게이트의 출력신호를 반전시켜 출력하는 인버터를 포함하고,
    위상 비교 결과를 업(up)신호로 처리하는 것을 특징으로 하는 위상 검출기.
  2. 제1단자를 통하여 비교신호를 입력받고 제2단자를 통하여 기준신호를 입력받으며, 제3단자를 통하여 출력신호를 출력하는 D-플립플롭;
    하나의 입력단자는 상기 제3단자와 연결되고, 다른 하나의 입력단자는 상기 비교신호를 입력받는 낸드 게이트; 및
    상기 낸드 게이트의 출력신호를 반전시켜 출력하는 인버터를 포함하고,
    위상 비교 결과를 다운(down)신호로 처리하는 것을 특징으로 하는 위상 검출기.
  3. 제1항에 있어서,
    상기 D-플립플롭은, 서로의 드레인이 연결된 제1트랜지스터 및 제2트랜지스터, 상기 제2트랜지스터의 소스와 자신의 드레인이 연결된 제3트랜지스터를 포함하 고,
    상기 낸드 게이트는, 소스 및 게이트가 각각 상기 제1트랜지스터의 소스 및 드레인에 연결된 제4트랜지스터, 소스와 게이트가 각각 상기 제3트랜지스터의 소스 및 상기 제1트랜지스터의 드레인에 연결된 제6트랜지스터, 드레인과 소스가 각각 상기 제4트랜지스터의 드레인 및 상기 제6트랜지스터의 드레인에 연결된 제5트랜지스터, 소스 및 드레인이 각각 상기 제4트랜지스터의 소스 및 드레인에 연결된 제7트랜지스터를 포함하며,
    상기 인버터는, 소스 및 게이트가 각각 상기 제7트랜지스터의 소스 및 드레인에 연결된 제8트랜지스터, 드레인, 게이트, 소스가 각각 상기 제8트랜지스터의 드레인 및 게이트, 상기 제6트랜지스터의 소스와 연결된 제9트랜지스터를 포함하는 것을 특징으로 하는 위상 검출기.
  4. 제3항에 있어서,
    상기 제1트랜지스터와 상기 제3트랜지스터의 게이트는 상기 제1단자로 기능되고, 상기 제2트랜지스터의 게이트는 제2단자로 기능되며, 상기 제1트랜지스터의 드레인과 상기 제2트랜지스터의 드레인은 상기 제3단자로 기능되고,
    상기 제5트랜지스터 및 상기 제7트랜지스터의 게이트는 상기 낸드 게이트의 기준신호 입력단자로 기능되고, 상기 제5트랜지스터, 상기 제4트랜지스터, 상기 제7트랜지스터의 드레인은 상기 낸드 게이트의 출력단자로 기능되며,
    상기 제8트랜지스터, 상기 제9트랜지스터의 드레인은 상기 인버터의 출력단 자로 기능되는 것을 특징으로 하는 위상 검출기.
  5. 제2항에 있어서,
    상기 D-플립플롭은, 서로의 드레인이 연결된 제1트랜지스터 및 제2트랜지스터, 상기 제2트랜지스터의 소스와 자신의 드레인이 연결된 제3트랜지스터를 포함하고,
    상기 낸드 게이트는, 소스 및 게이트가 각각 상기 제1트랜지스터의 소스 및 드레인에 연결된 제4트랜지스터, 소스와 게이트가 각각 상기 제3트랜지스터의 소스 및 상기 제1트랜지스터의 드레인에 연결된 제6트랜지스터, 드레인과 소스가 각각 상기 제4트랜지스터의 드레인 및 상기 제6트랜지스터의 드레인에 연결된 제5트랜지스터, 소스 및 드레인이 각각 상기 제4트랜지스터의 소스 및 드레인에 연결된 제7트랜지스터를 포함하며,
    상기 인버터는, 소스 및 게이트가 각각 상기 제7트랜지스터의 소스 및 드레인에 연결된 제8트랜지스터, 드레인, 게이트, 소스가 각각 상기 제8트랜지스터의 드레인 및 게이트, 상기 제6트랜지스터의 소스와 연결된 제9트랜지스터를 포함하는 것을 특징으로 하는 위상 검출기.
  6. 제5항에 있어서,
    상기 제1트랜지스터와 상기 제3트랜지스터의 게이트는 상기 제1단자로 기능되고, 상기 제2트랜지스터의 게이트는 제2단자로 기능되며, 상기 제1트랜지스터의 드레인과 상기 제2트랜지스터의 드레인은 상기 제3단자로 기능되고,
    상기 제5트랜지스터 및 상기 제7트랜지스터의 게이트는 상기 낸드 게이트의 비교신호 입력단자로 기능되고, 상기 제5트랜지스터, 상기 제4트랜지스터, 상기 제7트랜지스터의 드레인은 상기 낸드 게이트의 출력단자로 기능되며,
    상기 제8트랜지스터, 상기 제9트랜지스터의 드레인은 상기 인버터의 출력단자로 기능되는 것을 특징으로 하는 위상 검출기.
  7. 제3항 또는 제5항에 있어서,
    상기 제1트랜지스터, 상기 제4트랜지스터, 상기 제7트랜지스터 및 상기 제8트랜지스터는 PMOS로 구비되고,
    상기 제2트랜지스터, 상기 제3트랜지스터, 상기 제5트랜지스터, 제6트랜지스터 및 상기 제9트랜지스터는 NMOS로 구비된 것을 특징으로 하는 위상 검출기.
  8. 제3항 또는 제5항에 있어서,
    상기 기준신호의 라이징 에지가 상기 비교신호의 라이징 에지보다 빠르고, 상기 비교신호의 폴링 에지가 상기 기준신호의 폴링 에지보다 빠른 경우,
    상기 기준신호 및 상기 비교신호가 저전위인 구간, 상기 기준신호 및 상기 비교신호가 고전위인 구간, 상기 기준신호가 저전위이고 상기 비교신호가 고전위인 구간에서 상기 인버터의 출력단자는 저전위가 되고,
    상기 기준신호가 고전위, 상기 비교신호가 저전위인 구간에서 상기 인버터의 출력단자는 고전위가 되는 것을 특징으로 하는 위상 검출기.
  9. 제3항 또는 제5항에 있어서,
    상기 기준신호의 라이징 에지와 폴링 에지가 모두 상기 비교신호의 라이징 에지와 폴링 에지보다 빠른 경우,
    상기 기준신호 및 상기 비교신호가 저전위인 구간, 상기 기준신호가 저전위이고 상기 비교신호가 고전위인 구간, 상기 기준신호 및 상기 비교신호가 고전위인 구간에서 상기 인버터의 출력단자는 저전위가 되고,
    상기 기준신호가 고전위이고 상기 비교신호가 저전위인 구간에서 상기 인버터의 출력단자는 고전위가 되는 것을 특징으로 하는 위상 검출기.
  10. 제3항 또는 제5항에 있어서,
    상기 기준신호의 라이징 에지가 상기 비교신호의 라이징 에지보다 느리고, 상기 비교신호의 폴링 에지가 상기 기준신호의 폴링 에지보다 느린 경우,
    상기 기준신호 및 상기 비교신호가 저전위인 구간, 상기 기준신호가 저전위이고 상기 비교신호가 고전위인 구간, 상기 기준신호 및 상기 비교신호가 고전위인 구간에서 상기 인버터의 출력단자는 저전위를 유지하는 것을 특징으로 하는 위상 검출기.
  11. 제3항 또는 제5항에 있어서,
    상기 기준신호의 라이징 에지와 폴링 에지가 모두 상기 비교신호의 라이징 에지와 폴링 에지보다 느린 경우,
    상기 기준신호 및 상기 비교신호가 저전위인 구간, 상기 기준신호가 저전위이고 상기 비교신호가 고전위인 구간, 상기 기준신호 및 상기 비교신호가 고전위인 구간, 상기 기준신호가 고전위이고 상기 비교신호가 저전위인 구간에서 상기 인버터의 출력단자는 저전위를 유지하는 것을 특징으로 하는 위상 검출기.
KR1020080112038A 2008-11-12 2008-11-12 위상 검출기 KR100990610B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080112038A KR100990610B1 (ko) 2008-11-12 2008-11-12 위상 검출기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080112038A KR100990610B1 (ko) 2008-11-12 2008-11-12 위상 검출기

Publications (2)

Publication Number Publication Date
KR20100053067A true KR20100053067A (ko) 2010-05-20
KR100990610B1 KR100990610B1 (ko) 2010-10-29

Family

ID=42278229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080112038A KR100990610B1 (ko) 2008-11-12 2008-11-12 위상 검출기

Country Status (1)

Country Link
KR (1) KR100990610B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014088721A1 (en) * 2012-12-07 2014-06-12 International Business Machines Corporation Clock phase shift detector

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101710450B1 (ko) * 2014-12-12 2017-02-28 고려대학교 산학협력단 위상 고정 루프 및 그의 위상 고정 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014088721A1 (en) * 2012-12-07 2014-06-12 International Business Machines Corporation Clock phase shift detector

Also Published As

Publication number Publication date
KR100990610B1 (ko) 2010-10-29

Similar Documents

Publication Publication Date Title
US7193907B2 (en) Semiconductor integrated circuit having a power-on reset circuit in a semiconductor memory device
CA2159762C (en) Duty cycled control implemented within a frequency synthesizer
US20170040941A1 (en) Injection-locked oscillator and method for controlling jitter and/or phase noise
US9337849B2 (en) Phase detector, phase-frequency detector, and digital phase locked loop
US8786315B2 (en) Phase frequency detector
EP3549263B1 (en) Wide capture range reference-less frequency detector
US8373481B2 (en) Spur reduction technique for sampling PLL's
US7515004B2 (en) Voltage controlled oscillator with duty correction
US20070109032A1 (en) Charge pump circuit and method thereof
US20150188543A1 (en) Level shifter circuit
US9490824B1 (en) Phase-locked loop with frequency bounding circuit
US8159277B1 (en) Techniques for providing multiple delay paths in a delay circuit
US7027548B1 (en) Delay settings for a wide-range, high-precision delay-locked loop and a delay locked loop implementation using these settings
KR100990610B1 (ko) 위상 검출기
US9742413B2 (en) Electronic device and information processing apparatus
US8138800B2 (en) Phase detecting circuit and PLL circuit
KR100853862B1 (ko) 지연 고정 루프 기반의 주파수 체배기
US7135901B2 (en) Data recovery device using a sampling clock with a half frequency of data rate
US9425805B2 (en) Frequency dividing circuit and phase synchronization circuit
KR100990620B1 (ko) 위상 검출기
JP2007188395A (ja) クロック信号発生回路
US10511292B2 (en) Oscillator
US9735786B2 (en) Apparatus and methods for single phase spot circuits
US9337818B1 (en) Buffer circuit for voltage controlled oscillator
KR101276731B1 (ko) 주파수 체배기 및 주파수 체배 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130913

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee