JPS61284141A - 同期デジタル列のジツタを、そのビツトレ−トを回復すべく減少させる方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １皿ｆづ辷厨一 本発明は同期デジタル列のビットレート回復に係わり、
より特定的には回復ビットレート信号に対する該デジタ
ル列のジッタの作用を減少させることに係わる。

【胆へ炎１ ベースバンド同期デジタル列は、ビットレート信号によ
って規定される同一持続時間を持つ一連の信号周期の形
態で存在し、この周期の開信号は複数の不連続値の中か
ら遷択した一定のレベルを維持する５、これら一連の信
号周期は遷移によって互いに分離される。デジタル列の
複数の周期を重ね合わせると、アイダイアグラム（ｅｙ
ｅ　ｄｉａｇｒａｍ）の名称で知られている幾何学的パ
ターンが得られる。伝送に使用されるチャネルの周波数
を制限すると、遷移部分から始まってデジタル列にひず
みが生じ、その結果アイダイアグラムが多少とも明白に
閉鎖される。　前記信号周期は受信時に、その中央部分
のサンプリングによって認識される。

この中央部分は遷移から最も遠いために遷移による変形
が最小であり、アイダイアグラムの中央部に対応する。

ＳＲ識のために信号周期中央部分のサンプリングを行な
うには、デジタル列のビットレートを回復しなければな
らない。この回復操作はデジタル列の遷移に基づいて行
なわれ、伝送コードがそれを可能にする場合には単なる
ｐ波によって実施され、又はビットレート信号がその副
高調波を介してしかデジタル列内でアクセスできない場
合には非直線処理とｐ波とによって実施される。

非直線処理、例えばコードＨＤ８３使用の場合の単なる
修正は、その処理の必要性及び中での規定法がいずれも
使用コードの関数であり且つ当業者には公知であるため
詳述しない。

ｐ波は受動フィルタ又はフェーズロックループ発振器に
よって実施され、信号周期のサンプリング時点をアイダ
イアグラムの中央部分に合わせてセンタリングし、それ
によって伝送ひずみに対する免疫を最大限にすべく、回
復ビットレート信号の位相の調整を含むか又はその前に
行なわれる。

ジッタ（即ちデジタル列の遷移をその正常位置から偏移
させる干渉位相変調）はビットレート信号に好ましくな
い作用を及ぼし、その結果デジタル列の一連の周期のサ
ンプリング時点の正確さが低下し、従って伝送ひずみに
対する検出感度が増加する。

この欠点を解消する方法の１つとして、水晶フィルタ、
表面波フィルタ、容積フィルタ又はフェーズロックルー
プ水晶発振器を用いて回復ビットレート信号に対するデ
ジタル列のジッタの作用を減少させる方法が知られてい
るが、前述の諸手段は値段が比較的高い。

本発明は好ましい具体例によって、元のデジタル列のジ
ッタに対する回復ビットレートの感度を簡単且つ低コス
トで減少させる。

１哩Δ」見 本発明は同期デジタル列におけるジッタを、このデジタ
ル列の一連の周期を規定するビットレート信号を回復す
る目的で減少させる方法を提供する。前記ビットレート
信号は、デジタル列の２つの連続周期の間に存在するジ
ッタ範囲と称する時間範囲にわたって遷移を分配するジ
ッタを与えられたベースバンド内のデジタル列に基づい
て処理を行なうビットレート回復回路により形成される
。

この方法は回復ビットレート信号を使用して、各ジッタ
範囲の最終部分を含まずに最初の部分に重なる時間窓を
規定し、且つビットレート回復回路用デジタル列に属し
且つ前記時間窓内に出現する遷移に、前記ジッタの最大
ビーク−ピーク振幅より小さい一定持続時間の遅延を与
えることにある。

ビットレート回復回路は始動すると、遅延遷移を全く有
さないベースバンドデジタル列からビットレート信号を
発生させる。ビットレート信号が形成されると前記時間
窓内に出現する遷移が遅延する。これらの遅延は回復ビ
ットレート信号の位相遅延を生起し、従って時間窓の変
位を生起する。

この時間窓の変位は時間窓によって選択される遷移の数
を変化させると共に、同一方向でビットレート信号の位
相遅延を変化させ得る。この動作を分析すると、開ルー
プモードでは、即ち時間窓が付随デジタル列から独立し
ている場合には、処理されたデジタル列と時間窓との間
の平均位相差が連続的周期関数であり、従って時間窓と
未処理デジタル列との間の平均位相差が減少する位置を
含むという結果が得られる。この動作によって４時間窓
と処理デジタル列との間の平均位相差が一定である閉ル
ープの場合には、この差の値の関数である安定平衡位置
を得ることができる。実際にはこの平衡位置は、前記差
の値を調整することにより、従って回復ピッ）〜レーｌ
〜信号の位相偏移を調整することにより、ジッタによる
作用ができるたけ小さいビットレートを得るべく調節さ
れる。

ビットレート回復回路に与えられるデジタル列のジッタ
範囲を折り畳むことによって得られるジッタ振幅の減少
は、デジタル列の一連の周期の位相差の間に相対関係が
なくなることから、回復ビットレート信号に作用するジ
ッタをより大幅に減少させる。

ビットレート回復回路に与えられるデジタル列のジッタ
範囲の折り畳みは、回復ビットレート信号を用いてジッ
タ範囲の最初の１７２を覆う時間窓を規定し、且つこの
時間窓内に存在する遷移をジッタの最大ビーク−ピーク
振幅の１７２に等しい一定持続時間だけ遅延させること
によって行なうと有利である。

この折り畳みは複数の連続したステップによって実施す
ることもできる。この場合各ステップは、ステップの最
初に設定された状態にあるビットレート回復回路用のデ
ジタル列の各ジッタの最終部分を含まずに最初の部分を
覆う時間窓を、回復ビットレート信号を用いて規定し、
且つ前記時間窓内に出現する前記デジタル列の遷移にジ
ッタの最大ビーク−ピーク振幅より小さい一定持続時間
の遅延を与えることからなる。

遷移遅延時間はジッタの最大ビーク−ピーク振幅の関数
として選択され、ジッタの初期振幅が小さい時にはこの
ジッタを増幅せしめ得る。また、可変振幅ジッタの場合
には、最初の数ステップでジッタ範囲の１７２より小さ
い部分、例えば１／３にわたって延びる時間窓を使用し
て振幅の小さいジッタに起因する位相前進の小さい遷移
を無視し且つジッタの最大ビーク−ピーク振幅の１７２
より小さい、例えば１／３に等しい遅延持続時間を選択
し、最終ステップ、即ち前述のステップで振幅の大きい
ジッタを処理することによって得た小振幅のジッタを減
少させるステップにおいて、ジッタ範囲の最初の１７２
にわたる時間窓の選択と、この時間窓の間に生じるジッ
タの最大ビーク−ピーク振幅の１７２に等しい遅延持続
時間の選択とを行なうような、複数の連続ステップから
なるジッタ減少法を用いると有利である。

本発明は容易に集積し得る論理回路を使用して前述の方
法を実施する装置にも係わる。

以下添付図面に基づき、本発明の非限定的具体例を説明
する。

１制眞 第１図は同期デジタル列のビットレートを回復する回路
に対する本発明のジッタ減少装置（ジッタ減少器）の配
置を示している。

ジッタ減少器１はビットレート回復回路のフィルタ部分
２の手前に配置される。フィルタ部分２は可調整位相偏
移器３によって別個に示されている出力信号位相調整手
段から独立しており、受動フィルタ又は発振器とフェー
ズロックループとを用いる能動フィルタで構成される。

このジッタ減少器は可調整位相偏移器３の出力に得られ
る回復ビットレート信号Ｈによってクロックされ、且つ
回復ビットレート信号が形成されなかった場合にはクロ
ック不在検出器４によって送出される抑止信号Ｐにより
制御される。クロック不在検出器４は、フィルタ部分２
が受動フィルタの場合にはエンベロブ検出器であり得、
フィルタ部分がフェーズロックループ発振器の場合には
発振開始検出器であってよい。

形成された回復ビットレート信号Ｈが不在の場合には、
ジッタ減少器１は抑止され、入力に与えられた信号を出
力から送出する。

形成された回復信号Ｈが存在する場合には、ジッタ減少
器１は各ジッタ範囲の最終部分を含ますに最初の部分に
重なる時間窓を回復ビットレート信号Ｈを用いて規定す
る。このジッタ減少器は次いで、と１１〜レ一ト回復回
路のフィルタ部分２に与えられる信号において前記時間
窓内に出現する遷移、即ちジッタ範囲内の最も早期の遷
移を選択し、これら遷移にジッタ範囲の持続時間より小
さい一定時間の遅延を与える。その結果フィルタ部分に
与えられるジッタ範囲の長さ全体が折り畳みによって減
少する。

第２図はビットレート回復回路のフィルタ部分に与えら
れるべくデジタル列から抽出される二進入力信号■と、
デジタル列の遷移が理論上出現するはずの時点に下降縁
を有する対称矩形状の回復ビットレート信号Ｈとを用い
て作動するジッタ減少器の一例を示している。

この具体例はかなり一般的なものであり、特にビットレ
ート回復回路のフィルタ部分に与えられる信号が二相コ
ード化デジタル列であるか、又はバイポーラコード化デ
ジタル列の修正の結果である場合に使用し得る。

ジッタ減少器の入力５はビットレート回復回路のフィル
タ部分に与えられる二進信号Ｉを受容し、この入力はパ
ルス発生器１０に接続され、この発生器の出力は回復ビ
ットレート信号Ｈを受容するデータ入力りを有する第１
Ｄ形レジスタ１１の抑止入力Ｃに接続される。入力■は
また、第１Ｄ形レジスタ１１の出力Ｑから抑止信号Ｊを
受容すべく接続された抑止入力Ｃを有する第２Ｄ形レジ
スタ１２のデータ入力りにも接続される。入力５は更に
、ジッタ減少器の出力を構成し且・つ二進信号Ｉ′を送
出する単一出力６を有する２入力マルチプレクサ１３の
入力の１つに接続される。マルチプレクサ１３の他の入
力は第２Ｄ形レジスタ１２の出力Ｑから信号Ｒを受容す
べく接続され、このマルチプレクサのアドレス入力はク
ロック不在検出器４によって発生する抑止信号Ｐを受容
する。

パルス発生器１０は、ジッタ減少器の入力５に直接接続
される入力と、遅延τによってパルスの持続時間を決定
する遅延回路１０１を介して前記入力５に接続される入
力とを有する２入力排他的ＯＲゲート１００で構成され
る。ビットレート回復回路のフィルタ部分に与えられる
べき信号■の遷移は総てパルス発生器１０によって持続
時間τのパルスに変換される。

マルチプレクサ１３は２入力論理ＯＲゲート１３０から
なり、その各入力はインバータ１３３を介してクロック
不在検出器により互いに逆に制御される２入力ＡＮＤゲ
ート１３１又は１３２の出力に接続される。

形成されたビットレート信号が存在しない場合には、ジ
ッタ減少器の入力に与えられた信号■がマルチプレクサ
１３を介してジッタ減少器の出力６に送られる。

形成されたビットレート信号Ｈが存在する場合には、位
相調整回路３によってこの信号の位相が下降縁がデジタ
ル列のジッタ範囲の中央部に合致するように調整され、
且つその高レベルがビットレート回復回路のフィルタ部
分に与えられる信号Ｉの遷移をジッタ範囲の持続時間の
１７２に等しい持続時間τだけ遅延せしめる時間窓を規
定するように調整される。

ジッタ範囲はデジタル列の１周期の最後と次の周期の最
初との間に等分配されるため、選択された時間窓はジッ
タ範囲の最初の１７２に相当する持続時間τにわたって
ジッタ範囲をカバーする。その結果２時間窓によりジッ
タ範囲の最初の１７２において選択される遷移は遅延τ
によって前記窓がら押し出され、そのためジッタ減少器
の出力信号は前記時間窓の持続時間の間は遷移を全く示
さないことになる。この性質は、第２Ｄ形レジスタ１２
を介してビットレート回復回路のフィルタ部分に与えら
れる信号Ｔを遷移させることにより、遷移の選択と遅延
とを行なうことを可能にする。第２Ｄ形レジスタ１２は
信号■の各遷移の後で、最終部分が時間τの外に押し出
される時間窓に対応する時間間隔にわたってブロックさ
れる。これらの時間間隔を規定するブロッキング信号Ｊ
は第１Ｄ形レジスタ１１によって発生する。回復ビット
レート信号Ｈはこのレジスタ１１内で遷移し、このレジ
スタはパルス発生器１０により送出される信号Ｍによっ
て信号工の各遷移の後で時間τの間ブロックされる。そ
の結果信号Ｊのパルスの冒頭は、信号１の遷移によって
時間τだけ遅延しない限り時間窓の冒頭に対応すること
になる。

第３図のグラフはパルス発生器１０の出力信号Ｍと、第
１Ｄ形レジスタ１１の出力Ｑの信号Ｊと、第２Ｄ形レジ
スタ１２の出力Ｑの信号Ｒとの波形を示している。これ
らの信号は回復ビットレート信号Ｈの波形及び入力信号
Ｉの波形の関数として示されている。このグラフは、回
復ビットレート信号Ｈのレベルが低い時に見られる信号
■の遷移の遅延を伴わない伝送と、回復ビットレート信
号Ｈのレベルが高い時に見られる信号工の遷移の遅延τ
を伴う伝送とを示している。

２τを越えない最大ジッタ範囲振幅を有するデジタル列
を処理するように構成された第２図のジッタ減少器を、
ジッタ範囲振幅が２でより大きいデジタル列の処理に使
用すると、早期遷移を一定時間τだけ遅延させることが
できない。これらの遷移は論理上予定される時点に対し
てτより大きい時間だけ早く生起する。これらの早期遷
移はこの前逓分だけ遅延する。即ち、回復ビットレート
信号の下降遷移と合致し、従ってビットレート回復には
役立たない。

このような用途において第２図の回路を、入力信号の早
期遷移さえもが選択された一定時間でだけ遅延するよう
に改変する簡単な方法は、回復ビットレート信号のレベ
ルが高い時に生じる発生器１０から送出される時間τの
パルスの最終遷移を検出する回路を付加して、検出が行
なわれる毎に第１Ｄ形レジスタ１１を帰零させることか
らなる。

この検出回路は図示しなかったが、回復ビットレート信
号Ｈを受容すべく接続される入力と、パルス発生器１０
からの出力信号をインバータを介して受容すべく接続さ
れる入力と、パルス発生器１０からの出力信号を短時間
遅延回路を介して受容すべく接続される入力とを有する
３入力ＡＮＤゲートで構成し得る。このＡＮＤゲートの
出力は第１Ｄ形レジスタ１１の帰零入力に接続される。

前述のジッタ減少器（２τより大きいピーク−ビーク振
幅を持つ入カシツタに対処するための前述の改変も含む
）の入力信号と出力信号との間に得られるジッタ振幅の
減少は、第４図に示した前記ジッタ減少器のジッタＩＮ
ジッタＯＵＴ遷移特性から立証できる。

この特性は、入カシツタ範囲ｘｏ、ｘｉを軸の原点に合
わせてセンタリングすることによりプロットしな。この
特性は、Δをビットレート信号の周期又はデジタル列の
周期の持続時間とした場合に、±Δ／２より小さい絶対
値の横座標部分に限定される。なぜならデジタル列は認
識可能状態に維持され、そのアイダイアグラムはある程
度の開放状態を保持するからである。この遷移特性はＸ
軸に対して４５°傾斜した２つの直線分ａ及びｂで構成
される。線分ａは点（０，τ）及び（−τ、０）を通過
し、線分すは点（０，０）及び（で、τ）を通過する。

これら２つの別個の線分は、入力信号のジッタ範囲の最
初の１７２における早期遷移が後期遷移と同様に処理さ
れないようにする時間窓の選択に起因する。線分ａはジ
ッタ範囲の最初の半分の転送に係わり、この最初の１７
２の間に生じる遷移に時間τの均一遅延が与えられるこ
とを示し、線分すはジッタ範囲の後の半分の転送に係わ
り、この後の半分の間に生起する遷移が遅延しないこと
を示す。

２τより大きい振幅２αを持つ入カシツタ範囲ｘＯの場
合には、前記ジッタ減少器はジッタ範囲のするジッタ範
囲ｙＯ内に置かれる遷移を時間τだけ均等に遅延させ、
且つ後のＯ１αの遷移、即ち出力で０．αに位置するジ
ッタ範囲ｙ″Ｏ内に置かれる遷移は遅延させない。これ
ら２つのジッタ範囲ｙＯ及びｙｏｏは、出力でτだけ減
少した振幅を有する全体的ジッタが得られるように、各
々が入カシツタの振幅の１７２を保持しながら、時間τ
にわたって互いに重なり合う。

２τより小さい振幅２βの入カシツタ範囲×１の場合に
は、前記ジッタ減少器は出力でτ−β、τに位置するジ
ッタ範囲ｙ１内に置かれる最初の一β。

０の遷移をτだけ均等に遅延させ、出力で０．βに位置
するジッタ範囲ｙ’を内に置かれる後のＯ１βの遷移は
遅延させない。これら２つのジッタ範囲ｙ１及びｙ’ｌ
は時間τの間型なり合うことはなく、出力信号の全体的
ジッタはτに等しくなる。

従って、ビーク−ピークジッタ減少率は、遅延でか入力
信号のジッタのビーク−ピーク振幅の１７２に相当する
場合には最大値６ｄｂを越える。この状態を第５図のグ
ラフに示した。このグラフは回復信号をＨで示し、デジ
タル列の１周期の持続時間より小さい振幅２τのジッタ
を有するジッタ減少器の入力信号のアイダイアグラムを
Ａで示し、前記ジッタ減少器の出力信号のアイダイアグ
ラムをＢで示している。

回復ビットレート信号の高レベルによって規定される時
間窓内で生じるジッタ減少弱入力信号の遷移は、ジッタ
範囲の最初の１７２に属する。なぜなら回復ビットレー
ト信号の上昇縁はアイダイアグラムの中央部に位置する
からである。このような遷移を時間τ遅延させると、ジ
ッタ範囲の最初の１７２が変位し、その結果後の１７２
に重なり、従ってジッタ減少器の出力信号のジッタ範囲
の振幅が半減する。ジッタ振幅がこのように半減すると
、遷移の変位によってデジタル列の一連の周期の位相差
の相関が消失するため、回復ビットレート信号のジッタ
がより大幅に減少する。

得られたジッタ減少量が不十分であれば、各ステップ毎
に先行ステップで使用した遅延値の半分の遅延値を使用
し、且つこの遅延値を使用回復ビットレート信号に与え
て、ジッタ範囲の最初の半分の系統的除去に起因する上
昇縁のオフセンタリング効果を修正しながら、前述の操
作を複数回繰り返してよい。

第６図は第２図の回路のこの種の第１変形例を示してい
る。この変形例は２つの連続段２０及び３０を有し、こ
れらの段は第２図の回路の単一段（出力マルチプレクサ
を除く）と同じ構造を有する。

これらの段には、この２段形ジッタ減少器の全体に対応
し得る単一出力マルチプレクサ４０が続く。

回復ビットレート信号Ｈは、前述のごとく下降縁が入力
信号■のジッタ範囲の中央に位置するように調整される
。

第１段２０は直接回復ビットレート信号Ｈに基づいて作
動する。この段は入力信号Ｉのジッタ範囲の最大ピーク
−ピーク振幅の１７２に等しい持続時間τのパルスを送
出するパルス発生器を備え、また半減して最大振幅τを
持つ最初の１７２を消失したジッタ範囲を有する出力信
号Ｒ′を送出する。

第２段３０は、上昇縁を出力信号Ｒ′のアイダイアグラ
ムに対して再センタリングすべく、遅延回路２５によっ
てτ／２だけ遅延したビットレート信号に基づいて作動
する。第２段は与えられる信号Ｒ′のジッタのビーク−
ビーク振幅の１７２に等しい時間τ／２のパルスを発生
させるパルス発生器を有し、出力信号Ｒ″を送出する。

この出力信号のジッタ範囲は最大振幅で７２の最初の１
７２を更に消失しており、従ってビーク−ピークジッタ
は全体で１７４に減少する。

２段ジッタ減少器の出力に配置されるマルチプレクサ４
０は第２図の回路のマルチプレクサ１３と同じであり、
第２図の回路におけるように、回復ビットレート信号Ｈ
が形成されていなければ、ジッタ減少器の出力信号を入
力信号に取り換える。

第４図のジッタ遷移特性を参照すれば、第２図のジッタ
減少器は入カシツタの振幅が小さい時、即ちτより小さ
い時にはビーク−ピークジッタ振幅が増加するという欠
点を有することが知見される。この欠点は、複数の連続
ステップを用い、初期のステップで対応ジッタ範囲の最
初の小部分としか重ならない時間窓を使用するようにし
て、振幅の大きいジッタに起因する遷移のみを処理し、
これを振幅の大きいジッタが振幅の小さいジッタのレベ
ルになるまで行なうことによって軽減し得る。

第７図は２つの連続ステップによってジッタを減少させ
る回路の一例を示している６第１ステップでは振幅の大
きいジッタに属する位相前進遷移のみを、各ジッタ範囲
の最初の１７３をカバーする時間窓によって選択し、ジ
ッタの最大振幅の１７３に等しい時間τ゛だけ遅延させ
る。この第１ステップに次ぐ第２ステップでは、総ての
位相前進遷移（振幅の小さいジッタ又は第１ステップで
実施されたより大きい位相前進の補正のいずれかに起因
）が第１ステップで減少したジッタ範囲の最初の１７２
をカバーする時間窓を用いて選択され、且つ時間τ′だ
け遅延する。τ゛は第１ステップで減少したジッタの最
大ビーク−ビーク振幅の１７２、又は初期ジッタの最大
ビーク−ビーク振幅の１７３に等しい。

このジッタ減少器は２つの段５０及び６０を有し、これ
らの段は種々の遅延回路が種々の遅延値を与え、特に第
７の回路では与えられる遅延がτ′に等しいという点と
、回復ビットレート信号Ｈに基づいて時間窓を形成する
回路８０を使用するという点とを除いては第６図の段と
同じである。

この回路の作動法を第８図の波形グラフによって説明す
る。Ｈは回復ビットレート信号Ｈを表わし、Ｆはジッタ
減少器の入力に与えられる入力信号■のアイダイアグラ
ムであり、Ｈ′は第１段５０で使用される第１時間窓を
規定する信号Ｈ′であり、Ｇは第１段５０の出力信号Ｓ
゛のアイダイアグラムであり、Ｈ”は第２段６０で使用
される第２時間窓を規定する信号Ｈ１１であり、Ｋは該
ジッタ減少器の第２段の出力信号Ｓ′”のアイダイアグ
ラムである。

前述の回路と異なり、回復ビットレート信号Ｈの位相は
その下降縁がアイダイアグラムＦで示される入力信号■
のジッタ範囲の最初の１７２の最後ではなく、最初の１
７３の最後に合致するように調整される。

時間窓形成回路８０は信号Ｈの下降縁と合致する下降縁
を有する信号Ｈ′の上昇縁を信号Ｉのアイダイアグラム
の中央近傍に配置させて、ジッタ範囲の最終部分を含ま
ない第１時間窓を規定する。

これは、入力信号Ｉのジッタの最大ビーク−ビーク振幅
がデジタル列の１周期の３７４を越えなければ必要ない
。この回路は２入力論理＾ＮＤゲート８０１を用いて構
成される。このゲートの入力は一方がビットレート回復
回路の出力に直接接続され、他方が遅延τ°／２の回路
８０２を介して前記出力に接続される。

このジッタ減少器の第１段５０は信号Ｈ′を用いてジッ
タ範囲の最初の１７３に存在する入力信号■の遷移を選
択し、これらの遷移をτ′だけ遅延させる。その結果こ
れら遷移は入カシツタ範囲の第２の１７３（即ち中央部
）に移され、そのため第１段の出力信号Ｓ′のジッタ範
囲から最初の１７３が除去され、Ｇのごときアイダイア
グラムが得られる。

τ′だけ遅延した回復ビットレート信号Ｈから得られる
回復ピットレー１・信号Ｈ゛は、高レベルによって第２
時間窓を規定する。この時間窓は信号Ｈ′の高レベルに
よって規定される先行時間窓に重なり且つ入力信号■の
ジッタ範囲の第２の１７３、即ち第２段６０の出力信号
Ｓ゛のジッタ範囲の最初の１７２を含む。

とのジッタ減少器の第２段６０は信号Ｈ”を用いて第１
段の出力信号Ｓ′のジッタ範囲の最初の１／２に存在す
る前記信号Ｓ′の遷移を選択し、これらの遷移をτ′だ
け遅延させる。その結果第１段５０の出力信号Ｓ°のジ
ッタ範囲から最初の１７２が除去され、ビーク−ピーク
ジッタが全体で初期値の１７３に減少する。

入カシツタの最大ビーク−ピーク振幅がτ′を越えない
場合は第１段は作動せず、従って第７図の回路は第２及
び第６図の回路の第１段で見られた小振幅ジッタの増幅
効果を示さない。

第９図の波形グラフは第７図の装置の２つの段の種々の
点における波形を示す。Ｈは回復ビットレート信号、■
はジッタ振幅を減少させる必要のある二進入力信号Ｉ、
Ｈ’は第１段５０の第１Ｄ形レジスタ５０１のデータ入
力に与えられるビットレート信号、Ｃ１ｌは前記り形レ
ジスタ５０１の抑止入力の信号、Ｃ１２はＤ形レジスタ
５０１の出力Ｑで得られ且つ第１段５０の第２Ｄ形レジ
スタ５０２の抑止入力に与えられる信号、Ｓ”は第１段
５０の出力信号、Ｈ”は第２段６０の第１Ｄ形レジスタ
６０１のデータ入力に与えられるクロック信号、Ｃ２１
は第１Ｄ形レジスタ６０１の抑止入力の信号、Ｃ２２は
Ｄ形レジスタ６０１の出力Ｑに得られ且つ第２段６０の
第２Ｄ形レジスタ６０２の抑止入力に与えられる信号、
Ｓ”は第２段６０の出力に得られるジッタ振幅の減少し
た出力信号を表わす。

この図では、第７図のジッタ減少器によって、第１段５
０で使用される第１時間窓内に存在する二進入力信号の
早期遷移に与えられる２つの遅延時間τ′が見られる。

それより後期の遷移は第２段６０で使用される第２時間
窓内にしか存在しないため、この遅延は最早τ′に過ぎ
ず、これら２つの時間窓以外で生じる遷移は全く遅延し
ない。

前述のジッタ減少法は、前述の特定具体例の説明から明
らかなように、集積に適した複数の論理回路を用いて実
施し得る。

【図面の簡単な説明】

第１図は本発明のジッタ減少装置を含むピットレー１・
回復システムのブロック図、第２図は二進信号の処理に
適した本発明の単一段形ジッタ減少装置の回路図、第３
図は第２図の回路の種々の点における信号の波形を示す
グラフ、第４図は第２図の入カシツタ及び出カシツタ間
の遷移動作を示すグラフ、第５図は第２図の回路によっ
て行なわれる遷移遅延のアイダイアグラムに対する作用
を示す波形グラフ、第６図はより大きいジッタ減少能力
を持つ第２図の回路の一変形例たる２段形回路の説明図
、第７図は可変振幅ジッタを有するデジタル列に使用す
るのに適した第２図の回路の変形例たる２段形回路の説
明図、第８図は第７図の回路によってデジタル列に与え
られる２段分の遷移遅延のアイダイアグラムに対する作
用を示す波形グラフ、第９図は第７図の回路の種々の点
における波形のグラフである。 １・・・・・・ジッタ減少装置、２・・・・・・フィル
タ部分、３・・・・・・可調整位相偏移器、１０・・・
・・・パルス発生器、１１・・・・・・第１遅延手段、
１２・・・・・・第２遅延手段。 代理人ｆｒ理士　中　　　村　　　　至ＦＩＧ、Ｉ ＦＩＧ、３

Claims (8)

【特許請求の範囲】
1. （１）同期デジタル列のジッタを、そのデジタル列の一
   連の周期を規定するビットレート信号の回復のために減
   少させる方法であって、前記ビットレート信号はデジタ
   ル列の２つの連続周期の間に延びるジッタ範囲と称する
   時間範囲にわたって遷移を分配するジッタの作用を受け
   るベースバンド内のデジタル列に基づいて作動するビッ
   トレート回復回路によって形成され、この方法は先ず回
   復ビットレート信号を用いて、各ジッタ範囲の最終部分
   は含まずに最初の部分に重なる時間窓を規定し、次いで
   ビットレート回復回路用デジタル列に属し且つ前記時間
   窓の間に出現する遷移に、ジッタの最大ピーク−ピーク
   振幅より小さい一定時間の遅延を与えることからなるこ
   とを特徴とする方法。
2. （２）複数の連続ステップからなり、これらのステップ
   を通してビットレート回復回路用デジタル列に作用する
   ジッタを漸減させ、各ステップが回復ビットレート信号
   を用いて、ステップ当初に与えられた状態のビットレー
   ト回復回路用デジタル列のジッタ範囲の最終部分を含ま
   ずに最初の部分に重なる時間窓を規定し、且つこの時間
   窓の間に出現する先行デジタル列の遷移に、そのデジタ
   ル列のジッタの最大ピーク−ピーク振幅より小さい一定
   時間の遅延を与えることからなることを特徴とする特許
   請求の範囲第１項に記載の方法。
3. （３）前記時間窓がビットレート回復回路用デジタル列
   のジッタ範囲の最初の半分を覆うように規定され、且つ
   前記一定遅延時間がジッタの最大ピーク−ピーク振幅の
   半分に等しくなるように選択されることを特徴とする特
   許請求の範囲第１項に記載の方法。
4. （４）前記時間窓がビットレート回復回路用デジタル列
   のジッタ範囲の最初の１／３を覆うように規定され、且
   つ前記一定遅延時間がジッタの最大振幅の１／３に等し
   くなるように選択されることを特徴とする特許請求の範
   囲第１項に記載の方法。
5. （５）２つのステップ、即ち −回復ビットレート信号を用いてビットレート回復回路
   用デジタル列の各ジッタ範囲の最初の１／３に重なる第
   １時間窓を規定し、且つこの第１時間窓の間に出現する
   前記デジタル列の遷移を、このデジタル列に作用するジ
   ッタの最大振幅の１／３に等しい一定時間だけ遅延させ
   る第１ステップと、−回復ビットレート信号を用いて、
   前記第１ステップの結果得られたデジタル列の各ジッタ
   範囲の最初の１／２を覆う第２時間窓を規定し、且つこ
   の第２時間窓の間に出現する先行デジタル列の遷移を、
   このデジタル列のジッタの最大ピーク−ピーク振幅の１
   ／２に等しい一定時間だけ遅延させる第２ステップ とを含むことを特徴とする特許請求の範囲第２項に記載
   の方法。
6. （６）同期デジタル列のジッタを、そのデジタル列の一
   連の周期を規定するビットレート信号の回復のために減
   少させる装置であって、前記ビットレート信号はビット
   レート回復回路によって形成され、この回路はフィルタ
   部分を有し、このフィルタ部分にベースバンド内のデジ
   タル列が与えられ、このデジタル列は２つの連続周期の
   間に延びるジッタ範囲と称する時間範囲にわたって遷移
   を分配するジッタの作用を受け、前記ビットレート回復
   信号はデジタル列の各周期の第２の１／２にわたって延
   びる時間窓に対応する第１レベルを有する対称矩形信号
   の形状を有し、この装置は、−ビットレート回復回路の
   フィルタ部分に向けられ且つ該装置の信号入力に与えら
   れるデジタル列の遷移を、このデジタル列に作用するジ
   ッタの最大ピーク−ピーク振幅より小さい一定持続時間
   を持つパルスに変換するパルス発生手段と、 −ビットレート回復回路から回復ビットレート信号を受
   容すべく接続される第１入力と、前記パルス発生手段に
   より発生するパルスを受容すべく接続される第２入力と
   を備え、またパルス発生手段からのパルスの終わりに回
   復ビットレート信号の遷移を遅延させる第１遅延手段と
   、 −ビットレート回復回路のフィルタ部分に与えられるデ
   ジタル列を受容すべく接続される第１入力と、第１遅延
   手段によって遅延した遷移を持つビットレート信号を受
   容すべく接続される第２入力とを備え、前記デジタル列
   の遷移を遅延させて、これらの遷移が第１遅延手段によ
   って遅延した遷移を持つビットレート信号の第１レベル
   周期の外側に配置されるようにする第２遅延手段と、 −該装置の出力に配置され、ビットレート信号が形成さ
   れなかった時には前記出力において、第２遅延手段によ
   り送出される信号を該装置の入力に与えられるデジタル
   列に換えるマルチプレクサとを備えることを特徴とする
   装置。
7. （７）ビットレート回復回路のフィルタ部分に向けられ
   且つ該装置の入力に与えられるデジタル列のジッタ範囲
   の中央部に合わせて調整された遷移を有する回復ビット
   レート信号を受容し、前記パルス発生手段がジッタの最
   大ピーク−ピーク振幅の１／２に等しい一定持続時間の
   パルスを発生させることを特徴とする特許請求の範囲第
   ６項に記載の装置。
8. （８）ビットレート回復回路のフィルタ部分に向けられ
   且つ該装置の入力に与えられるデジタル列のジッタ範囲
   の最初の１／３に合わせて調整された遷移を有する回復
   ビットレート信号を受容し、前記パルス発生手段がジッ
   タの最大ピーク−ピーク振幅の１／３に等しい一定持続
   時間のパルスを発生させることを特徴とする特許請求の
   範囲第６項に記載の装置。