JPS62202690A

JPS62202690A - ジツタ補正回路

Info

Publication number: JPS62202690A
Application number: JP61028142A
Authority: JP
Inventors: Hideji Yanase; 柳瀬　秀治
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-11-06
Filing date: 1986-02-12
Publication date: 1987-09-07
Anticipated expiration: 2010-08-02
Also published as: JPH0773364B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、映像信号をＡＤ変換したときデ１ジタル信号
に生ずるジッタを解消するジッタ補正回路に関する。

（ロ）　従来の技術例えば、放送設備の様に安定な映像信号を導出する放送
システムは、ジッタ成分を含む再生映像信号をそのまま
入力しても動作しない。そこで従来より再生装置にはジ
ッタ補正回路が設けられており、例えば、日本放送協会
より発行された「放送におけるディジタル技術」の第１
６３頁〜第１６７頁には、高速で応答するディジタルメ
モリを利用しでジッタにより生ずる位相ずれを解消する
高精度のジッタ補正回路が提案されている。しかし、こ
の従来例は、構成が複雑であり、実用的ではない、そこ
で、出願人は先に実願昭６０−１２０６６９号に於て、
高品位ビデオディスクプレーヤより導出きれる再生圧縮
映像信号をＡＤ変換し、このＡＤ変換データを安定なり
ロックにてサンプリングする方法を提案した。尚、圧縮
映像信号とは、高品位映像信号の色信号を水平ブランキ
ング期間に時間軸圧縮多重し、サブナイキストサンプリ
ンゲニンフード方式を用いて帯域圧縮した信号であり、
この圧縮方法に付いては例えば１９８４年３月１２日付
で日経マグロウヒル社より発行きれた雑誌“日経エレク
トロニクス”′の第１１２〜１１６頁や、昭和５９年６
月６日のＮ　ＨＫ　、；”を合技術研究所及びＮＨＫ放
送料学基礎研究所の創立記念講演会予稿集“高品位テレ
ビの新しい伝送方式”′や、１９８４年４月１日付で発
行された日本放送出版協会発行の雑誌“電波科学゛°の
４月号の第１０３〜１０８頁等に紹介されている周知の
技術である。

第２図は、その回路ブロック図を示す。この図より明ら
かな様に、再生圧縮映像信号を入力するＡＤ変換回路（
１）は、１６．２ＭＨｚの第１クロックに基づいて８ビ
ツトのＡＤ変換データを導出する。この第１クロ・／り
は、再生圧縮映像信号のジッタに追従して変動するもの
であり、そのために以下の回路を配している。まずＡＤ
変換データを入力する位相変動検出回路（２）は、水平
同期タイミングに於けるＡＤ変換データをラッチしてお
り、その変動量を位相変動検出出力はカットオフ周波数
を水平同期周波数近くに設定する第１０−パスフイルタ
（４）に入力され第１電圧制御型発振回路（５）の制御
入力とされる。この第１電圧制御型発振回路（５）は、
中心濁波数を３２．４ＭＨｚとする発振回路であり、こ
の第１発振出力は、第１のクロック発生回路（６）に入
力されて１／２分周されることにより、第１クロックと
して前記ＡＤＲ換回路（１）に供給される。従ってＡＤ
変換タイミングはジッタに応じて変動しており、この変
動を吸収する必要が生ずる。そのためリサンプル回路（
７）は、ＡＤ変換データを安定な第２クロックによって
サンプリングしている。この第２クロックは、ＰＬＬ回
路を構成する安定な発振回路より導出きれる。そのため
まず、第１発振出力を入力する第１分周回路（８）は、
１７８分周出力を位相比較回路（９）の基準入力として
おり、フィードバック出力を入力する第２分周回路（１
２）は、１７８分周出力を前記位相比較回路（９）の比
較入力としている。位相比較出力は、カットオフ周波数
を６０Ｈｚ程度に設定する第２０−パスフイルタ（１０
）に人力されその低域成分が第２電圧制御型発振回路〈
１１）の制御入力とされる。従って、第２電圧制御型発
振回路（１１）も３２．４ＭＨｚで発振することになる
が、第１電圧制御型発振回路（５）に比し、その発振状
態は極めて安定している。

（ハ）　発明が解決しようとする問題点上述する従来例
に於て、補正し得るジッタ量は高々クロック１周期分で
あり、±３０ｎ秒程度のジッタ補正しか出来ない。

（ニ）問題点を解決するための手段そこで本発明は、ジッタに追従する第１クロックに同期
してＡＤ変換データを読込み第１クロックの１／ｎ分周
パルスに同期して直並列変換データをラッチする直並列
変換回路と、ラッチされた前記直並列変換データを安定
な第２クロックのｌ／ｎ分周パルスに同期して再度ラッ
チし前記第２クロックにて並直列変換する並直列変換回
路とを設けることを特徴とする。

（ホ）作用よって、本発明によれば、直並列変換によって並直列変
換回路への転送可能な期間がｎ倍に広がることになり、
ジッタ補正量をｎ倍とすることが出来る。

（へ）実施例以下、本発明を図示せる実施例に従い説明する。

まず第１実施例は、高品位ビデオディスクプレーヤより
導出される再生圧縮映像信号をＡＤ変換した後ジッタ成
分を除去するジッタ補正回路に本発明を採用するもので
あり、シックを除去きれたＡＤ変換データは、変換デコ
ーダに入力されて高品位映像信号に変換される。尚、第
１図は本発明の一実施例を示す回路ブロック図を示し、
第２図に示す従来回路と同一・構成要素に同一図番を付
し重複説明を割愛する。

本実施例では、ジッタ成分に対して迅速に追従する第１
クロックをシフトパルスとする１６ｂｉｔのシフトレジ
スタ（１６ａ）に１６個のＡＤ変換データを順次記憶す
る。一方、第１クロックを入力する第３分周回路（１４
）は１７１６分周パルスを第１ラッチ回路（１６ｂ）に
入力しており、前記シフトレジスタ（１６ａ）に１６個
のＡＤ変換データが記憶される度に、このＡＤ変換デー
タをラッテしている。従って、第１ラッチ回路のラッチ
周期は、約１μ秒となり、第２クロックとの間に許容さ
れる位相誤差は±５００ｎ秒となり、第１シフトレジス
タ（１６ａ）と第１ラッチ回路（１６ｂ）にて構成きれ
る直並列変換回路（１６〉は、第２クロックの許容位相
誤差を拡大したことになる。

この第１ラツチ出力は、以下の並直列変換回路＜１７〉
に於てジッタを除去される。即ち、ジッタ成分のない安
定な第２クロックは、第４分周回路（１５）にて１７１
６分周パルスに変換され、第２ラッチ回路（１７ｂ）と
第２シフトレジスタ（１７ａンに供給される。従って、
第１ラツチ出力は、１７１６分周パルスによって第２ラ
ッチ回路（１７ｂ）にラッチされ第２ラツチ出力は、次
の１７１６分周パルスによって１６ｂｉｔの第２シフト
レジスタ（１７ａ）に転送される。この第２シフトレジ
スタ（１７ａ）に転送されたＡＤ変換データは、第２ク
ロックに従って順次直列的に導出きれ、ジッタのないＡ
Ｄ変換データとして導出される。尚本実施例に於て、前
記第２シフトレジスタ（１７ａ）が短期間でデータをロ
ード出来る構成であれば、前記第２ラッチ回路（１７ｂ
）は必ずしも必要ない。

上述する第１実施例は第２０−パスフイルタ（１０〉の
カットオ）周波数を従来同様６０Ｈｚにしている。この
様に、発振周波数を安定にするためローパスフィルタの
カット・オフ周波数を低く設定すると、ＰＬＬ回路系全
体が共振状態となり易く、発振周波数が長周期で大きく
変動する惧れがある。

そこで、第２実施例では、第３図に図示する様に第２ク
ロックを発生するＰＬＬ回路内の第２０−パスフイルタ
（１０〉と第２ａ７変発振回路（１１）の間に振幅側＠
泪のリミッタ（工８）を配している。このリミッタ（１
８）は、第４図（ａ）に図示する様なローパスフィルタ
出力を所定の範囲に制限して第４図。

（ｂ）に図示する様なリミッタ出力を前記可変発振回路
（１１）の制御入力としている。従って、該可変発振回
路（１１）は、発振周波数の可変範囲を制限きれ、ＰＬ
Ｌ回路の共振状態は解消される。

更に、本発明は第３実施例に図示する様にローパス出力
レベルを制限する構成のみに限定きれるものではなく、
第３実施例として第５図に図示する様に前記第２０−パ
スフイルタ（１０）の前段で位相比較出力の変動を制限
する様構成しても良い。

即ち、第３実施例では、第２０−パスフイルタ（１０）
の前段に出力制限回路として機能するパルス幅制限回路
（１９）を配し、位相比較出力のパ３レス幅を所定範囲
に制限している。第６図は、位相比較回路（９）とパル
ス幅制限回路（１９）の構成を具体的に示すものであり
、第７図はその要部波形図を示す。位相比較回路（９）
は第１分周出力（〆１）と第２分周出力（〆２）とを入
力する第１アンド回路（２０〉によ−って構成されてい
る。従って、比較出力（Ａ＞は、パルス幅変化として導
出きれる。そこで、パルス幅制限回路は、位相比較出力
（Ａ）の立上りに同期して最小パルス（Ｂ）と最大パル
ス（Ｃ）とを形成する最小パルス発生回路（２１）と最
大パルス発生回路（２２）とを設けている。第２アンド
回路（２３）は最大パルス（Ｃ）と位相比較出力（Ａ）
とを入力することにより、最大パルス（Ｃ）のパルス幅
（Ｔ）を越さない第２アンド出力（Ｄ＞を形成しており
、第３アンド回路（２４）は最小パルス（Ｂ）と第２ア
ンド出力（Ｄ）とを入力することにより、最小パルス（
Ｂ）のパルス幅（１）より大きく而も最大パルスのパル
ス幅（Ｔ）より小さい第３アンド出力（Ｅ＞を導出して
いる。よって導出される第３アンド出力（Ｅ）のパルス
幅Ｗは、ｔＯＷ≦Ｔなる関係を満足する様に導出きれる
。従って、この第３アンド出力であるパルス幅制限出力
が第２０−バスフイルタ（１０）に入力されると、その
レベルは所定範囲に制限される結果、発振周波数の可変
範囲も制限きれて、安定な発振が実現される。

（ト）　　発明の効果よって、本発明によれば、より大きなジッタ成分を除去
することが出来その効果は大である。

【図面の簡単な説明】

第１図は本発明の第１実施例を示し回路ブロック図、第
２図は従来例の回路ブロック図、第３図は第２実施例の
要部回路ブロック図、第４図は第３図の要部波形説明図
、第５図は第３実施例の要部回路ブロック図、第６図は
第５図の更に要部を具体的に示す回路図、第７図は第６
図の要部信号波形図をそれぞれ示す。（１６）・・・直並列変換回路、（１７）・・並直列変
換回路、（１）・・・ＡＤ変換回路、（１９）・・・パ
ルス幅制限回路、（１８）・・・リミッタ。

Claims

【特許請求の範囲】

（１）再生映像信号中の水平同期成分の位相ずれに応じ
て発振周波数を変更する第１クロックを導出する第１発
振制御回路と、前記第１クロックを基準入力とし周波数の安定な第２ク
ロックを導出する第２発振制御回路と、前記第１クロッ
クに基づいて再生映像信号をＡＤ変換するＡＤ変換回路
と、前記ＡＤ変換データを前記第１クロックに基づいて直並
列変換する度にラッチ手段に転送記憶する直並列変換回
路と、前記第１ラッチ手段の出力を前記第２クロックの分周出
力に基づいてラッチし前記第２クロックに基づいて並直
列変換する並直列変換回路とを、設けて成るジッタ補正
回路。
（２）前記第２発振制御回路は、前記第１クロックを基
準入力としフィードバックした第２クロックを比較入力
とする位相比較回路と、該位相比較回路出力の変動を所
定の範囲に制限する出力制限回路と、該出力制限回路出
力を入力するカットオフ周波数の低いローパスフィルタ
と、該ローパスフィルタ出力を制御入力とする可変発振
回路とより成るＰＬＬ回路で構成されることを特徴とす
る特許請求の範囲第１項記載のジッタ補正回路。
（３）前記第２発振制御回路は、前記第１クロックを基
準入力としフィードバックした第２クロックを比較入力
とする位相比較回路と、該位相比較回路出力を入力する
カットオフ周波数の低いローパスフィルタと、該ローパ
スフィルタ出力のレベルを所定範囲に制限するリミッタ
と、該リミッタ出力を制御入力とする可変発振回路とよ
り成るＰＬＬ回路で構成されることを特徴とする特許請
求の範囲第１項記載のジッタ補正回路。