KR930002597B1 - 지터 보정 회로 - Google Patents

Abstract

내용 없음.

Description

지터 보정 회로

제1도는 본 발명의 제1실시예를 도시한 회로 계통도.

제2도는 본 발명의 제2실시예를 도시한 회로 계통도.

제3도는 본 발명의 제3실시예를 도시한 회로 계통도.

제4도는 제3도의 주요부의 회로 계통도.

제5도는 본 발명의 제4실시예를 도시한 회로 계통도.

제6도는 제5도의 주요부의 회로 계통도.

제7도, 제8도 및 제9도는 제6도의 주요 구성부품의 파형도.

제10도는 본 발명의 제5실시예를 도시한 회로 계통도.

제11도는 본 발명의 제6실시예의 주요부의 회로 계통도.

제12도는 제11도의 주요부의 파형도.

제13도는 본 발명의 제 7 실시예의 주요부의 회로 계통도.

제14도는 제13도의 주요부를 더욱 상세하게 도시한 회로도.

제15도는 제14도 내의 주요부의 신호들의 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 아날로그-디지탈(AD) 변환 회로 2 : 위상 편차 검출 회로

3 : 디지탈-아날로그(DA) 변환 회로 4 : 제1지역 통과 필터

5 : 제1전압 제어 발진 회로 6 : 타이밍 펄스 발생 회로

7 : 리샘플링 회로 8 : 제1주파수 분할 회로

9 : 위상 비교 회로 10 : 제 2 저역 통과 필터

11 : 제 2 전압 제어 발진 회로 12 : 제 2주파수 분할 회로

13 : 샘플링 펄스 발생 회로 14, 26 : 제한기

15, 27 : 펄스폭 제한 회로 16, 28 : 제1AND회로

17, 29 : 최소 펄스 발생 회로 18. 30 : 최대 펄스 발생 회로

19, 31 : 제2AND 회로 20, 32 : OR 회로

2l : 제3주파수 분할 회로 22 : 제4주파수 분할 회로

23 : 직렬-병렬 변환 회로 23a : 제1전이 레지스터

23b : 제1래치 회로 24 : 병렬-직렬 변환 회로

24a : 제2전이 레지스터 24b : 제2래치 회로

25 : 위상 폐쇄 루우프(PLL) 회로

본 발명은 아날로그 비디오 신호로부터 변환된 디지탈 비디오 신호내의 지터(Jitter)를 제거하기 위한 지터 보정 회로에 관한 것이다.

안정한 비디오 신호를 제공하기 위한 방송 시스템은 지터 성분을 함유하는 재생될 비디오 신호가 그대로 입력될 경우 동작하지 않는다. 그러므로, 종래의 문헌, 예를들어 일본 방송 출판 협회(Nippon HosoShuppan Kyokai)가 발행한 "방송 분야 내의 디지탈 기술(Digital Technology in Broadcasting)" 163-167페이지내에는 신속 응답 디지탈 메모리를 사용함으로써 지터를 제거하기 위한 고정확도의 지터 보정 회로가 제안되어 있다.

그러나, 상술한 종래의 회로는 복잡한 형태로 되어 있으므로, 제조 단가가 높아진다.

본 발명의 목적은 지터를 제거하기 위한 비교적 간단한 형태의 지터 보정 회로를 제공하기 위한 것이다. 본 발명의 한 실시예에 따르면, 지터 보정 회로는 재생 수평 동기 신호내의 위상 편차에 따른 신속 주파수 응답 특성을 갖고 있는 제 1발진 출력을 제공하기 위한 제1발진 제어 회로, 디지탈 변환된 데이타를 제공하도록 제 1발진 출력을 기초로 하여 재생 비디오 신호를 샘플하기 위한 아날로그-디지탈 변환 회로, 재생 수평 동기 신호내의 위상 편차 또는 제1발진 출력내의 위상 편차에 따른 안정한 주파수 응답 특성을 갖고 있는 제2발진 출력을 제공하기 위한 제2발진 제어 회로, 및 제2발전 출력을 기초로 하여 디지탈 변환데이타를 리샘플하기 위해 리샘플링 회로로 구성된다.

결과적으로, 본 발명의 상술한 실시예에 따르면, 지터 성분을 함유하는 재생 비디오 지터 성분을 함유하는 제1발진 출력을 기초로 하여 디지탈 데이타로 변환되므로, 아날로그-디지탈 별환에 의해 얻어진 디지탈 데이타는 적은 지터 성분을 함유하는 제2발진 출력을 기초로 하여 리샘플된다.

본 발명의 다른 실시예에 따르면, 지터 보정 회로는 제1클럭이 1/n 주파수 분할 펄스에 동기하여 직렬데이타로부터 병렬 데이타로 변환된 데이타를 래치시키도록 지터에 따른 제1클럭내의 디지탈 데이타를 해독하기 위한 직렬-병렬 변환 회로, 및 안정한 제2클럭의 1/n 주파수 분할 펄스에 동기하여 상술한 제2클럭을 기초로 하여 병렬 데이타를 직렬 데이타로 변환시키도록 상술한 래치된 병렬 데이타를 다시 래치시키기 위한 병럴-직렬 변환 회로로 구성된다.

결과적으로, 본 발명의 상술한 후가의 실시예에 따르면, 데이타를 병렬-직렬 변환 회로로 전송하기 위한기간은 직렬-병렬 변환에 의해 n배만큼 길어질 수 있고, 지터 보정량은 n배만큼 많아질 수 있다.

이하, 첨부 도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.

다음에 설명한 본 발명의 실시예들중 소정의 실시예는 양질의 비디오 디스크 플레이어 등에 의해 재생된 압축 비디오 신호를 입력 신호로서 수신하는 지터 보정 회로의 한 예를 실현한다. 압축 비디오 신호는 양질의 비디오 신호의 색신 신호가 서브-나이퀴스트(sub-nyquist) 샘플링 엔코드 시스템을 사용함으로써 대역을 압축시키도록 시간 축 압축 및 멀티플렉스 되는 방식으로 얻어진 신호이다. 이 압축 방법은 예를들어 1984년 3월 12일자 니께이 맥그로우-힐(Nikkei McGraw-Hi11)사가 발행한 "니께이 전자 공학(NikkeiElectronics)" 기술지, 112-116페이지, 1984년 6월 6일자 NHK 종합 기술 연구소 및 NHK 방송 과학 기초 연구소 창립기념 강연회 원고집 "고화질 텔레비젼의 새로운 전송 시스템(New Transmission System ofHigh-Quality Television)", 또는 1984년 4월 1일자 일본 방송 출판 협회가 발행한 "전파 과학(RadioWave Television)"기술지, 103-108페이지에 기술된 공지 기술이다.

재생 압축 비디오 신호는 통상적으로 초기 양질의 비디오 신호로 변환되도록 변환 디코더내로 입력된다. 이 변환 디코더는 양질의 비디오 신호가 디지탈 데이타를 기초로 하여 형성되도록 수평 동기 신호로 폐쇄된 위상을 갖고 있는 마스터 클럭을 기초로 하여 재생 압축 비디오 신호를 아날로그 데이타로부터 디지탈 데이타로 변환시킨다.

다음에 기술한 실시예들중 소정의 실시예는 상술한 데이타의 아날로그-디지탈 변환 직후에 재생 압축 비디오 신호내에 함유된 지터 성분을 제거한다. 재생 압축 비디오 신호의 지터는 60nsec의 아날로그-디지탈변환 싸이클의 1/2 이하에 대응하는 크기로 감소되는데, 그 이유는 이 지터가 일반적으로 비디오 디스크 플레이어내의 지터 보정 메카니즘에 의해 감소되기 때문이다.

다음에, 각각의 실시예의 구체적인 구성에 대해서 설명하겠다.

제1도는 본 발명의 제1실시예를 도시한 회로 계통도이다. 제1실시예내에서, 아날로그-디지탈(AD)변환 회로(1)은 제1도에 도시한 바와 같이 16. 2MHz의 클럭 펄스를 기초로 하여 입력된 재생 압축 비디오신호를 8비트의 디지탈 신호로 변환시킨다. 디지탈 신호가 입력되는 위상 편차 검출 회로(2)는 프레임 동기펄스에 의해 정해진 선정된 주기의 타이밍(조정 수평 동기 타이밍)으로 디지탈 신호를 래치시키고, 위상 편차 데이타가 제공되도록 보정값으로부터 디지탈 신호의 편차량을 검출한다. 이 위상 편차 데이타는 디지탈-아날로그(DA) 변환 회로(3)내에서 아날로그 데이타로 변환되고, 이 아날로그 데이타는 차단 주파수를수평 동기 주파수와 근사한 값으로 셋트시키기 위해 제1저역 통과 필터(4)에 입력된다. 제어 입력으로서 제1저역 통과 필터(4)의 출력을 수신하는 제1전압 제어 발진 회로(5)는 32. 4MHz의 중심 주파수를 갖는다. 이 회로(5)의 발진 출력은 1/2 주파수 분할을 실행하는 타이밍 펄스 발생 회로(6)에 의해 수신된다. 1/2 주파수 분할 출력은 타이밍 펄스(제1클럭)으로서 상술한 아날로그-디지탈 변환 회로(1)에 공급된다.

그러므로, 아날로그-디지탈 변환 타이밍은 위상 편차를 제거하기 위해 변하므로, 그 결과 아날로그-디지탈 변환 회로(1)내에서 변환된 디지탈 신호내에 지터 성분이 발생된다.

그러므로, 이 실시예는 디지탈 신호의 지터 성분으로부터 상당한 변화를 포함하는 지터 성분, 즉 고주파수의 지터 성분을 제거하기 위해 리샘플링 회로(7)을 포함한다. 리샘플링 회로(7)의 샘플링 펄스(제2클럭)은 다음 방식으로 형성된다. 먼저, 제1전압 제어 발진 회로(5)의 발진 출력은 제1주파수 분할 회로(8)내에서 1/8 주파수 분할을 실행하고, 이 1/8 주파수 분할 출력은 위상 비교 회로(9), 제2저역 통과 필터(10), 제2전압 제어 발진 회로(11) 및 제2주파수 분할 회로(12)로 구성되는 위상 폐쇄 루우프(PLL) 회로에 기준 입력으로서 공급된다. 이 PLL 회로는 저속 응답 특성을 안정하게 동작한다. 위상 비교 회로(9)에 의해 제공된 위상 비교 출력은 약 10Hz의 차단 주파수를 갖고 있는 제2저역 통과 필터(10)을 통해 제2전압 제어 발진 회로(11)에 공급된다. 제2주파수 분할 회로(12)는 PLL 회로의 궤환 루우프가 형성되도록 회로(11)의 발진 출력에 1/8 주파수 분할을 제공한다. 그러므로, 발진 출력은 안정하게 제공되고, 1/2주파수 분할 출력이 상술한 리샘플링 회로(7)의 샘플링 펄스로서 사용되도록 샘플링 펄스 발생 회로(13)내에서 1/2 주파수 분할을 실행한다.

상술한 제1실시예는 샘플링 펄스를 형성하기 위한 PLL 회로를 구성하지만, 지터 보정 회로는 제2실시예로서 제2도에 도시한 바와 같이 더욱 간단한 구조를 갖는데, 여기서 디지탈-아날로그 변환 회로(3)의 출력은 제2전압 제어 발진 회로(11)의 발진을 제어하기 위해 제2저역 통과 필터(10)에 직접 공급된다.

상술한 제1실시예 내에서, 제2저역 통과 필터(10)의 차단 주파수가 제2전압 제어 발진 회로(11)의 발진 주파수를 안정하게 하기 위해 감소할때, 제2저역 통과 필터(10)의 출력은 저주파수의 범위내에서 현저하게 변하지만, 이러한 변화는 입력된 재생 압축 비디오 신호의 지터 특성에 따른다. 이렇게 변화될때, 이러한 변화는 일정하게 발생되어 안정한 발진 상태에 혼란을 야기시키게 된다. 이러한 이유로 인해, 제3도및 제4도에 도시한 제3실시예는 제2전압 제어 발진 회로(11)의 더욱 안정한 발진을 달성하기 위해 제2저역 통과 필터(10)의 출력 레벨의 변화를 제거시킨다.

제3도를 참조하면, 리샘플링 회로(7)은 안정한 제2클럭에 의해 디지탈 데이타를 샘플한다. 제2클럭은 PLL 회로내의 안정한 발진 회로로부터 제공된다. 더욱 상세하게 말하자면, 먼저, 제1전압 제어 발진 회로의 발진 출력을 수신하는 제1주파수 분할 회로(8)은 1/8 주파수 분할 출력을 위상 비교 회로(9)에 기준입력으로서 공급한다. 궤환 출력을 수신하는 제2주파수 분할 회로(12)는 1/8 주파수 분할 출력을 상술한 위상 비교 회로(9)에 비교 입력으로서 공급한다. 위상 비교 회로(9)의 출력은 차단 주파수를 약 10Hz로 셋트시키는 제2저역 통과 필터(10)에 공급된다. 제2저역 통과 필터(10)의 출력은 이 출력의 레벨이 제한되도록 제한기(14)에 공급된다.

제한기(14)는 고전압(VH) 및 저전압(VL)이 각각 인가되도록 제4도의 중앙에 도시한 바와 같이 신호라인용의 2개의 다이오드와 접속된다. 결과적으로, 제4도의 좌측부에 도시한 입력 신호의 상한 및 하한은 제한기(14)에 의해 절단되고, 제한기(14)의 출력은 제4도의 우측부에 도시한 바와 같이 VL 및 VH로 정해진 제한된 범위내로 제공된다. 결과적으로, 제어 입력으로서 제한기(14)의 출력을 수신하는 제2전압 제어 발진 회로(11)은 가변 발진 범위를 감소시킴으로써 안정한 발진 상태를 유지한다. 따라서, 안정한 발진출력 32.4MHz를 수신하는 제2클럭 발생 회로(13)은 1/2 주파수 분할되는 안정한 제2클럭(샘플링 펄스)를 리샘플링 회로(7)에 공급한다.

저역 통과 필터의 출력 레벨은 상술한 제3실시예 내에서 제한되지만, 본 발명은 이러한 구조에 제한되지 않는다. 예를들어, 비교 출력 레벨은 제5도에 도시한 제4실시예 내에서와 같이 제2저역 통과 필터(10)이전의 단에서 제한될 수 있다. 제6도는 위상 비교 회로(9) 및 제5도 내의 펄스폭 제한 회로(15)의 구체적인 구조를 도시한 것이다. 제7도, 제8도 및 제9도는 이 구조의 파형도이다.

제6도로부터 명백해지는 바와 같이, 제4실시예의 위상 비교 회로(9)는 제1AND 회로(16)으로 구성되고, 제1AND 회로의 출력 A의 펄스폭은 위상 비교용 출력으로 작용한다. 제1AND 회로(16)의 출력 A의 펄스폭은 0 내지 0.5 듀티 싸이클의 범위내에서 변한다. 상술한 위상 비교 회로(9)는 제1AND 회로(16)의 출력 A를 최소 펄스 발생 회로(17) 및 최대 펄스 발생 회로(18)에 공급한다. 최소 펄스 발생 회로(17)은 제1AND 회로(16)의 출력 A의 발생과 동시에 폭 t의 최소 펄스 B를 제공하고, 최대 펄스 발생 회로(18)은제1AND 회로(16)의 출력 A의 발생과 동시에 폭 T의 최대 펄스 C를 제공한다. 최대 펄스 C 및 출력 A는 제2AND 회로(19)에 공급된다. 결과적으로, 제2AND 회로(19)의 출력 D의 펄스폭은 최대한 T로 제한된다. 제2AND 회로(19)의 출력 D 및 최소 펄스 B는 OR 회로(20)에 공급된다. 결과적으로, OR 출력 E의펄스폭은 최소한 t로 제한된다. 제7도는 제1AND 회로(16)의 출력 A의 펄스폭 W가 W

t

T의 관계로되는 경우를 도시한 것이고, 제8도는 t

W

T의 경우를 도시한 것이며, 제9도는 t

T

W의 경우를 도시한 것이다.

제10도는 본 발명의 제5실시예를 도시한 계통도이다.

상술한 각각의 실시예들뿐만 아니라 제5실시예 내에서, 본 발명은 양질의 비디오 디스크 플레이어에 의해 재생된 압축 비디오 신호가 디지탈 데이타로 변환된 후 지터 성분을 제거하기 위해 지터 보정 회로에 적용된다. 지터 성분을 함유하지 않는 디지탈 데이타는 변환 디코더에 공급되어, 여기서 이 디지탈 데이타는 양질의 비디오 신호로 변환된다.

제5실시예의 특성은 많은 지터 성분의 제거될 수 있다는 것이다. 더욱 상세하게 말하자면, 제거된 지터량은 제1 내지 제4실시예 내에서 최대한 ±30nsec의 클럭 싸이클에 대응하지만, 제5실시예내에서 제거된 지터량은 상술한 양보다 n배(n은 자연수)만큼 많아진다.

이 제5실시예 내에서, 아날로그 데이타로부터 변환된 16개의 디지탈 데이타는 지터 성분에 신속 응답하는 제1클럭을 전이 펄스로서 사용하여 16비트의 제1전이 레지스터(23a)내에 연속적으로 저장된다. 한편, 제1클럭을 수신하는 제3주파수 분할 회로(21)은 1/16 주파수 분할 펄스를 제1래치 회로(23b)에 공급한다. 이 제1래치 회로(23b)는 16개의 디지탈 데이타가 전이 레지스터(23a)내에 저장될때마다 1/16 주파수분할 펄스 입력에 응답하여 디지탈 데이타를 래치시킨다. 따라서, 제1래치 회로(23b)의 래칭 싸이클은 약1μsec이고, 제2클럭내에 허용된 위상 에러는 ±500nsec이다. 그러므로, 제1전이 레지스러(23a) 및 제1래치 회로(23b)로 구성되는 직렬-병렬 변환 회로(23)은 제2클럭의 허용 위상 에러를 크게 한다.

제1래치 회로(23b)의 출력내의 지터 성분은 다음에 기술한 병렬-직렬 변환 회로(24)내에서 제거된다. 더욱 상세하게 말하자면, 지터 성분을 함유하지 않는 안정한 제2클럭은 제4주파수 분할 회로(22)내에서 1/16 주파수 분할 펄스로 변환되고, 1/16 주파수 분할 펄스는 제2래치 회로(24b) 및 제2전이 레지스터(24a)에 공급된다. 그러므로, 제1래치 회로(23b)의 출력은 1/16 주파수 분할 펄스에 의해 제2래치 회로(24b)내에서 래치되고, 제2래치 회로(24b)의 출력은 후속되는 1/16 주자수 분할 펄스에 응답하여 16비트의 제2전이 레지스터(24a)로 이송된다. 제2주파수 레지스더(24a)로 이송된 디지탈 데이타는 제2클럭에 응답하여 직렬로 제공된다, 그러므로, 제공된 디지탈 데이타는 지터 성분을 함유하지 않는다. 이 실시예가 제2전이 레지스터(24a)가 단기간내에 데이타를 로드(Ioad)할 수 있기 하기에 적합하면, 상술한 제2래지회로(24b)는 필요없게 된다.

상술한 제5실시예 내에서, 제2저역 통과 필터(10)의 차단 주파수는 종래의 회로내에서와 같이 10Hz이다. 그러므로, 저역 통과 필터의 차단 주파수가 발진 주파수를 안정하게 하기 위해 낮은 값으로 셋트되면, PLL 회로(25)의 전체 구조는 공진 상태내에 있어야 하고, 발진 주파수는 긴 싸이클로 현저하게 변화될 수있다.

그러므로, 제6실시예내에서, 진폭을 제한하기 위해 제한기(26)은 제11도에 도시한 바와 같이 제2클럭을 발생시키기 위해 PLL 회로(25)내의 제2저역 통과 필터(10)과 제2가변 발진 회로(11) 사이에 제공된다. 제한기(26)은 제12도에 (a)로 도시한 바와 같이 저역 통과 필터의 출력을 선정된 범위내로 제한하고, 제12도에 (b)로 도시한 바와 같이 제한기(26)의 출력은 상술한 가변 발진 회로(11)에 제어 입력으로서 공급된다. 결과적으로, 가변 발진 회로(11)의 발진 주파수의 가변 범위는 제한되고, PLL 회로(25)는 절대로 공진 상태로 되지 않게 된다.

부수적으로, 본 발명은 저역 통과 필터의 출력 레벨이 제한되는 제11도에 도시한 제6실시예의 구조에 제한되지 않는다. 본 발명은 제7실시예로서 제13도에 도시한 바와 같이 제2저역 통과 필터(10) 이전의 단에서의 위상 비교 출력의 변화를 제한시키기에 적합하게 될 수 있다. 더욱 상세하게 말하자면, 제7실시예는제2저역 통과 필터(10) 이전의 단에서, 위상 비교 출력의 펄스폭이 선정된 범위내로 제한되도록 출력 제한회로로서 작용하는 펄스폭 제한 회로(27)을 구성한다.

제14도는 위상 비교 회로(9) 및 펄스폭 제한 회로(27)의 구조를 상세하게 도시한 것이고, 제15도는 이 회로도의 주요구성부품들의 파형도이다. 위상 비교 회로(9)는 제1주파수 분할 출력 Ф1 및 제2주파수 분할출력 Ф2를 수신하기 위한 제1AND 회로(28)로 구성된다. 그러므로, 비교 출력 A는 펄스 폭의 변화로서 제공된다. 그러므로, 펄스폭 제한 회로(27)은 위상 비교 출력 A의 발생과 동시에 최소 펄스 B 및 최대 펄스 C를 각각 형성하기 위한 최소 펄스 발생 회로(29) 및 최대 펄스 발생 회로(30)으로 구성된다. 제2AND회로(31)은 최대 펄스 C의 펄스 T를 초과하지 않는 펄스 폭의 제2AND 출력 D를 제공하도록 최대 펄스 C및 위상 비교 출력 A를 수신한다. OR 회로(32)는 최소 펄스 B의 펄스폭 t보다 크고 최대 펄스 C의 펄스폭 T보다 작은 OR 출력 E를 제공하도록 최소 펄스 B 및 제2AND 출력 D를 수신한다. 그러므로, OR 출력 E의 펄스폭 W는 t≤W≤T관계로 된다. 결국 OR 출력이 제한된 펄스 폭의 출력으로서 제2저역 통과필터(10)에 의해 수신되며, 이 출력의 레벨은 선정된 범위내로 제한되고 발진 주파수의 가변 범위도 제한되므로 안정한 발진이 달성된다.

지금까지, 본 발명에 대해서 상세하게 기술하였지만, 이것은 설명 및 예에 불과하고 제한되지 않으며, 본발명의 원리 및 범위는 단지 첨부한 특허청구 범위에 의해서만 제한된다.

Claims (10)

1. 입력 재생 압축 비디오 신호를 입력 클럭 펄스에 기초하여 디지탈 신호로 변환하는 아날로그-디지탈변환 회로(1), 상기 아날로그-디지탈 변환 회로에 접속되어, 상기 디지탈 신호를 래치하고, 상기 디지탈신호의 편차량을 검출하며, 위상 편차를 발생시키는 위상 편차 검출 회로(2), 상기 위상 편차를 아날로그신호로 변환하는 디지탈-아날로그 변환 회로(3), 상기 디지탈-아날로그 변환 회로에 접속되어 수평 동기화 신호와 거의 동일한 상기 아날로그 신호의 차단 주파수를 세트하는 제1저역 통과 필터(4), 상기 수평동기 신호를 상기 제1저역 통과 필터로부터 수신하여 상기 재생 압축 비디오 신호내에 포함된 상기 수평동기 신호의 상기 위상 편차에 기초하여 신속 주파수 응답 특성을 갖는 제1발진 출력을 제공하는 제1발진제어 회로(5), 상기 제1발진 출력을 상기 제1발진 제어 회로로부터 수신하여 상기 변환 회로에 입력되는 상기 클럭 펄스를 발생하는 타이밍 펄스 발생 회로(6), 상기 수평 동기 신호의 위상 편차 및 상기 제1발진출력의 위상 편차 또는 두 편차중 어느 하나의 편차에 기초하여 안정한 주파수 응답 특성을 갖는 제2발진 출력을 제공하는 제2발진 제어 회로(9-12), 및 상기 디지탈 신호를 상기 제2발진 출력에 기초하여 상기 아날로그-디지탈 변환 회로로부터 재샘플하는 리샘플링 회로(7)을 포함하며, 상기 아날로그-디지탈 변환회로는 아날로그-디지탈 변환에 의해 상기 디지탈 신호를 제공하기 위해 상기 제1발진 출력에 기초하여 상기 재생 비디오 신호를 샘플하는 것을 특징으로 하는 지터 보정 회로.
2. 제1항에 있어서, 상기 제2발진 제어 회로(9-12)가, 제1발진 출력 또는 이의 주파수 분할 출력을 기준 입력으로서 수신하고 제2발진 출력 궤환 또는 이의 주파수 분할 출력을 비교될 입력으로서 수신하기 위한 위상 비교 회로(9), 상기 위상 비교 회로의 출력을 수신하기 위해 낮은 차단 주파수를 갖고 있는 저역통과 필터(10), 상기 저역 통과 필터의 출력의 레벨 변화를 선정된 범위내로 제한시키기 위한 제한기(14),및 상기 제한기의 출력을 제어 입력으로서 수신하기 위한 가변 발진 회로로 구성된 위상 폐쇄 루우프 회로를 포함하는 것을 특징으로 하는 지터 보정 회로.
3. 제1항에 있어서, 상기 제 2 발진 제어 회로(9-12)가, 제 1발진 출력 또는 이의 주파수 분할 출력을 기준 입력으로서 수신하고 제2발진 출력 궤환 또는 이의 주파수 분할된 출력을 비교될 입력으로서 수신하기 위한 위상 비교 회로(9), 상기 위상 비교 회로의 출력의 변화를 선정된 범위내로 제한시키기 위한 제한회로(15), 상기 제한 회로의 출력을 수신하기 위해 낮은 차단 주파수를 갖고 있는 저역 통과 필터(10), 및 상기 저역 통과 필터의 출력을 제어 입력으로서 수신하기 위한 가변 발진 회로(11)로 구성된 위상 폐쇄 루우프 회로를 포함하는 것을 특징으로 하는 지터 보정 회로.
4. 제3항에 있어서, 상기 위상 비교 회로(9)가 제1발진 출력의 주파수 분할 출력 및 제2발진 출력의 주파수 분할 출력을 수신하기 위한 AND 회로이고, 제한 회로(15)가 위상 비교 회로의 출력의 펄스폭을 선정된 범위내로 제한시키기 위한 펄스폭 제한 회로로 구성되는 것을 특징으로 하는 지터 보정 회로.
5. 제1항에 있어서, 상기 재생 비디오 신호가 멀티플렉스 서브-나이퀴스트 샘플링 엔코드 시스템을 사용하여 양질의 비디오 신호의 대역을 압축시킴으로써 얻어진 재생 압축 비디오 신호인 것을 특징으로 하는지터 보정 회로.
6. 제5항에 있어서, 상기 재생 압축 비디오 신호가 저장된 정보를 광학적으로 재생시키기 위해 양질의 비디오 디스크 플레이어에 의해 재생되는 것을 특징으로 하는 지터 보정 회로.
7. 제1항에 있어서, 상기 제1발진 제어 회로(5)가 재생 수평 동기 신호를 발생시키기 위한 타이밍을 갖고 있는 디지탈 데이타를 기초로 하여 제1발진 출력의 주파수를 제어하는 것을 특징으로 하는 지터 보정회로.
8. 입력 재생 압축 비디오 신호를 입력 클럭 펄스에 기초하여 디지탈 신호로 변환하는 아날로그-디지탈변환 회로(1), 상기 아날로그-디지탈 변환 회로에 접속되어, 상기 디지탈 신호를 래치하고, 상기 디지탈신호의 편차량을 검출하며, 위상 편차를 발생시키는 위상 편차 검출 회로(2), 상기 외상 편차를 아날로그신호로 변환하는 디지탈-아날로그 변환 회로(3), 상기 디지탈-아날로그 변환기에 접속되어 수평 동기화신호와 거의 동일한 상기 아날로그 신호의 차단 주파수를 설정하는 저역 통과 필터(4), 상기 수평 동기 신호를 상기 제1저역 통과 필터로부터 수신하여 상기 재생 압축 비디오 신호내에 포함된 상기 수평 동기 신호의 상기 위상 편차에 따른 신속 주파수 응답 특성을 갖고 있는 제1발진 출력을 제공하는 제 1발진 제어회로(5), 상기 제1발진 출력을 상기 제1제어 발진 회로로부터 수신하여 상기 아날로그-디지탈 변환 회로에 입력되는 상기 제1클럭 펄스를 발생하는 타이밍 펄스 발생 회로(6), 기준 입력으로서 상기 제1발진 출력을 수신하여 안정한 주파수를 갖는 제2클럭을 제공하는 제2발진 제어 회로(9-12), 및 상기 타이밍 펄스 발생 회로로부터의 상기 제1클럭 펄스에 기초하여 상기 아날로그-디지탈 변환 회로로부터 나온 직렬데이타로서의 디지탈 신호를 병렬 데이타로 변환하고, 상기 제1클럭 펄스의 주파수 분할 출력에 기초하여 상기 변환된 병렬 디지탈 데이타를 래치하기 위한 래치 수단을 포함하는 직렬-병렬 변환 회로(23), 및 상기 제2발진 제어 회로로부터의 상기 제2클럭의 주파수 분할 출력에 기초하여 상기 래칭 수단의 출력을 래치하는 병렬-직렬 변환 회로(24)를 포함하며, 상기 아날로그-디지탈 변환 회로는 아날로그-디지탈 변환에 의해 상기 디지탈 신호를 제공하기 위해 제1발진 출력에 기초하여 상기 재생 비디오 신호를 샘플하는것을 특징으로 하는 지터 보정 회로.
9. 제8항에 있어서, 상기 제2발진 제어 회로(9-12)가, 제1클럭을 기준 입력으로서 수신하고 제2클럭 궤환을 비교 입력으로서 수신하기 위한 위상 비교 회로(9), 상기 위상 비교 회로의 출력을 선정된 범위내로 제한시키기 위한 제한 회로(27), 상기 제한 회로의 출력을 수신하는 낮은 차단 주파수를 갖고 있는 저역 통과 필터(10), 및 상기 저역 통과 필터의 출력을 제어 입력으로서 수신하기 위한 가변 발진 회로(11)로 구성된 위상 폐쇄 루우프 회로를 포함하는 것을 특징으로 하는 지터 보정 회로.
10. 제8항에 있어서, 상기 제2발진 제어 회로(9-12)가, 제1클럭을 기준 입력으로서 수신하고 제2클럭 궤환을 비교 입력으로서 수신하기 위한 위상 비교 회로(9), 상기 위상 비교 회로의 출력을 수신하기 위해 낮은 차단 주파수를 갖고 있는 저역 통과 필터(10), 상기 저역 통과 필터의 출력 레벨을 선정된 범위내로 제한시키기 위한 제한기(26), 및 상기 제한기의 출력을 제어 입력으로서 수신하기 위한 가변 발진 회로(11)로 구성된 위상 폐쇄 루우프 회로를 포함하는 것을 특징으로 하는 지터 보정 회로.

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