JPS62271562A - 位相同期クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、映像信号に挿入された水平同期信号を用い
て、映像信号処理系統のクロックの位相ロックを行なう
、位相同期クロック発生回路に関し、特にその位相ロッ
ク精度の改良に関するものである。

（従来の技術〕 映像信号に水平同期信号を挿入する方式として、従来例
えば、特開昭６０−１６３５７７号公報に示された水平
同期信号挿入方式がある。これによる水平同期信号波形
の例を第３図に示す。これは、映像信号ダイナミックレ
ンジの最大レベルをＮとすると、θレベル以上Ｎ／２レ
ベル以下のＬレベルが数クロック、Ｎ／２レベルである
Ｍレベルが１クロツク、Ｎ／２レベル以上Ｎレベル以下
のＨレベルが数クロックｍａするもので、そのレベルは
映像信号のダイナミックレンジの中央部に位置する。即
ち前記Ｌレベルと前記Ｈレベルは前記Ｍレベルから等距
離なパルス波形である。

また前記公報に示された、水平同期信号挿入方式による
フレーム同期信号部分の波形を第４図に示す。

上記のような水平同期信号及びフレーム同期信号が挿入
された映像信号に対する位相同期クロック発生回路の従
来例のブロック線図を第２図に示す。但しその入力映像
信号は、前述のように、水平同期信号の前記Ｎ／２レベ
ルが映像信号レベルの中央値になる様に、安定にクラン
プされていなければならない。

図において、１は入力映像信号をディジタル映像信号に
変換するアナログ−ディジタル変換器（以下Ａ／Ｄ変換
器と記す）、２は前記Ａ／Ｄ変換器１に接続されたフレ
ームパルス検出回路、３は前記Ａ／Ｄ変換器１に接続さ
れた水平同期ゲート回路、４は前記水平同期ゲート回路
３に接続され、入力信号と内部発生同期信号との位相差
を検出する位相検出器、５は前記水平同期ゲート回路３
に接続された水平同期検出回路、６は前記水平同期検出
回路５及びフレームパルス検出回路２に接続された内部
同期発生回路、７は前記位相検出器４に接続された加算
器、８は前記加算器７の出力に接続された電圧制御発振
器（以下ＶＣＯと記す）、９は前記位相検出器４に接続
されその出力が前記加算器７に接続されたオフセット調
整回路である。

次に動作について説明する。まず、第５図において、こ
の方式による位相検出の原理について説明する。同図（
ａｔは人力信号の水平同期信号部分の波形を示しており
、伝送路による帯域制限のため、前に示した第３図（実
線）の波形に比べて、平滑化されたものになっている。

同図（ｂ）は、Ａ／Ｄ変換器のりサンプルクロックであ
り、ｖＣＯの出力である。入力信号（ａｌに対して、前
記サンプリングクロック（ｎ）の位相が、（α）、（β
）、　　（ｒ）のように変化すると、Ａ／Ｄ変換器の出
力波形は（Ｃ１のようになる。前記りサンプリングクロ
ック（ｂｌを分周して得た内部水平同期パルス＋ｄｌに
よりＡ／Ｄ変換器出力（Ｃ１をサンプルすると位相差に
応じたディジタルデータを得ることができる。

次に、第２図において、入力映像信号はＡ／Ｄ変換器１
に入力され、ディジタル化された映像信号に変換される
。このディジタル映像信号は、フレームパルス検出回路
２と水平同期ゲート回路３に入力される。前記フレーム
パルス検出回路２に入力された信号より、例えば第４図
に示した様なフレーム同期パルスをパターン検出によっ
て検出する。次に、水平同期ゲート回路３では、前記入
力映像信号より検出したフレーム同期信号（以下検出Ｆ
Ｐと記す）もしくは後述する内部同期発生回路をスイッ
チＳを介して入力し、前記Ａ／Ｄ変換器１の出力からフ
レーム同期パルスに引続く、水平同期信号を含む区間の
映像信号部分を水平同期検出回路５に導き、水平同期パ
ルスを検出する。

その水平同期パルス及び前記検出ＦＰを内部同期発生回
路６に人力し、それらの同期パルスに位相同期した内部
水平同期パルスをつくる。この内部水平同期パルスは、
位相検出器４に入力され、前述した様に、人力映像信号
中の水平同期パルスと内部水平同期パルスとの位相差が
検出され、その位相差は加算器７を介してｖｃｏｓに印
加される。

この位相差に応じて発振周波数が変化する前記ＶＣＯＢ
出力は前記Ａ／Ｄ変換器ｌに、リサンプルクロックパル
スとして入力され、人力映像信号の標本化等の変換動作
のタイミングを制御する。これによって入力映像信号の
前記Ａ／Ｄ変換器出力における水平同期パルスは位相ロ
ックし、ディジタル映像信号に位相ロックしたクロック
パルス列を取出すことができる。

ところで、ＶＣＯに水晶制御発振器を用いた場合、位相
の残留オフセットが生じる。このため前記位相検出器４
により検出した位相差をオフセット調整回路９に導き、
フレーム期間程度の比較的長い時定数で積分し、その積
分値が許容範囲を越えた場合に許容範囲内に引戻す極性
の値を前記加算器７により加算し、残留オフセットの調
整を行なっている。

また、スイッチＳを介して前記水平同期ゲート３に入力
されるフレーム同期パルスは、ループ制御系の動作が安
定した状態においては前記内部ＦＰとするが、水平同期
パルスの位相差が極端に大きい場合、あるいは前記内部
ＦＰのタイミングが外れた場合のみ前記検出ＦＰを入力
する。

〔発明が解決しようとする問題点〕

従来の位相同期クロック発生回路は以上のように構成さ
れているので、位相差信号の精度はＡ／Ｄ変換器の量子
化ビット数に依存している。従って位相同期を正確に行
なうためには、この量子化ビット数を大きくする必要が
ある。しかし量子化ビット数の大きなＡ／Ｄ変換器は一
般に高価であり、かつ技術的にもその実現が難しいなど
の問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、Ａ／Ｄ変換器の量子化ビット数を変えずに
精度の高い位相同期を行なうことのできる位相同期クロ
ック発生回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る位相同期クロック発生回路は、位相ロッ
ク後、水平同期信号期間にＡ／Ｄ変換器入力レベルを増
大させて、同期範囲内の位相差データの量子化ビット数
を等価的に増大させ、それに伴うループ制御系のトータ
ルループゲインの上昇をＶＣＯ制ｍ信号を減衰すること
によって相殺するようにしたものである。

〔作用〕

この発明においては、位相ロック後、水平同期信号期間
にＡ／Ｄ変換器入力レベルを増大させて、同期範囲内の
位相差データの量子化ビット数を等価的に増大させ、そ
れに伴うループ制御系のトータルループゲインの上昇を
ｖＣＯ制御信号を減衰することによって相殺するように
したから、位相検出回路出力の位相差信号の精度を、Ａ
／Ｄ変換器の量子化ビット数を増大することなく、等価
的に向上することができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による位相同期クロック発生回路
を示し、図において、１〜９は全て従来例と同一の構成
部分である。ｌＯは入力映像信号の直流レベルをシフト
する第１のレベルシフト回路・、１１は前記第１のレベ
ルシフト回路ｌＯに接続され制御電圧によってゲインが
変わる第■の電圧制御増幅器（以下第１のＶＣＡと記す
）、１２は前記第１のＶＣＡＩＩの出力に接続されたリ
ミッタ回路、１３は前記リミッタ回路１２の出力直流レ
ベルをシフトする第２のレベルシフト回路、１４は前記
位相検出器４及び水平同期ゲート回路３と接続され、ル
ープ制御系の位相ロックを検出するロック検出回路、１
５は前記位相検出器４の出力に接続され、ディジタル信
号をアナログ信号に変換するディジタル−アナログ変換
器（以下Ｄ／Ａ変換器と起す）、１６は前記Ｄ／Ａ変換
器１５の出力に接続され、制御電圧によってゲインを変
える第２の電圧制御増幅器（以下第２のＶＣＡと記す）
、１７は前記ロック検出回路１４の出力によって前記第
１及び第２のＶＣＡＩＩ、１６のゲインを制御するゲイ
ン制御回路である。

次に動作について説明する。第１図において、動作開始
時は第１及び第２のＶＣＡＩＩ、１６のゲインは共に“
１゛に設定する。また第１．第２のレベルシフト回路１
０．１３によるシフト電圧は絶対値が等しく、反対方向
のシフトであるため、入力端子からＡ／Ｄ変換器１の入
力までのレベルシフトは、“０″である０以上の状態に
おいて、系は従来例の動作条件と同一であり、入力映像
信号に対して位相ロックを行なう。ロック検出回路１４
はこの位相ロック状態を検出するとともに、水平同期ゲ
ート回路３より得た水平同期信号期間を表わすパルスに
よってゲイン制御回路１７を制御する。ゲイン制御回路
１７では、位相ロック状態になると、前記第１のＶＣＡ
ＩＩのゲインを水平同期信号期間のみα（αは定数）と
し、前記ゲインが最初にαとなった時点以降筒２のＶＣ
ＡＩ６のゲインを１／αとする。これは、水平同期信号
によって検出された位相差は、次の水平同期信号期間ま
でホールドされるため第２のＶＣＡ１６のゲインを同じ
値にしておく必要があるためである。これらの信号の例
を示すタイムチャートを第６図に示す。

ところで入力映像信号は、一般に、そのダイナミックレ
ンジの中央値はＯＶではない。従ってこの信号を増幅す
ると、前述した水平同期信号のＮ／２レベルがレベルシ
フトすることになる。そのため前記第１．第２のレベル
シフト回路１０，１３を設け、増幅器におけるＯｖと映
像信号ダイナミックレンジの中央値とを一致させている
。この動作を第７図に示す。

以上のように、前記Ａ／Ｄ変換器１に入力される水平同
期信号部分を増幅することによって第８図（ｂｌに示し
た様に位相検出特性の傾きが増大し、同図（ａｌの場合
に比べて同じ位相差範囲のディジタルデータの階調が増
加するとともに、位相同期範囲が同図（δ）に示す様に
φ１からφ、へと減少する。しかしこのとき系は位相ロ
ック後であり、極端な増幅器のゲインを設定しない限り
安定に位相同期することは可能である。この位相検出特
性の傾きの増大は検出ゲインの増大を意味しており、ル
ープ制御系のトータルループゲインはに−Ｋｐ・Ｋｖ（
但し、Ｋｐは位相検出ゲイン、Ｋｖはその他のループ内
ゲイン）で与えられループ制御系の応答特性に大きな影
響を与える。従って第２のＶＣＡ１６によってＫｐの増
加分をＫｖで相殺する様に動作させ、ループ制御系の応
答特性を一定に保っている。

なお上記実施例では、位相ロック前と位相ロック後のト
ータルルー・ブゲインを一定に保つ場合を示したが、一
般に位相同期回路において、周波数引込み過程と位相ロ
ック後の定常状態とにおける最適なループの応答特性は
異なっており、位相ロック前後においてそれぞれ最適な
ループゲインを設定することによってより安定した位相
同期クロックを得ることができる。従って本発明の他の
実施例として、トータルループゲインが位相ロック前後
においてそれぞれ最適値となる様にゲイン制御回路を設
定してもよい。

〔発明の効果〕

以上のように、この発明によれば、位相ロック後、水平
同期信号期間にＡ／Ｄ変換器入力レベルを増大させて、
同期範囲内の位相差データの量子化ビット数を等価的に
増大させ、それに伴うループ制御系のトータルループゲ
インの上昇をｖＣＯ制御信号を減衰することによって相
殺するようにしたので、位相検出回路出力の位相差信号
の精度を、Ａ／Ｄ変換器の量子化ビット数を増大させる
ことなく等価的に向上でき、また、位相同期精度の高い
、位相同期クロック発生回路が得られ、かつ装置を安価
にできる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による位相同期クロック発
生回路を示すブロック図、第２図は従来の位相同期クロ
ックを示すブロック図、第３図は映像信号に挿入された
水平同期信号の波形例を示す図、第４図は映像信号に挿
入されたフレーム同期信号の波形例を示す図、第５図は
本発明方式初位相検出の原理を示す説明図、第６図は本
発明の動作例を示すタイムチャート図、第７図は本発明
のレベルシフト回路の動作説明図、第８図は本発明の詳
細な説明する説明図である。 図中、１はＡ／Ｄ変換器、２はフレームパルス検出回路
、３は水平同期ゲート回路、４は位相検出器、５は水平
同期検出回路、６は内部同期発生回路、７は加算器、８
はｖＣＯ１９はオフセット調整回路、１０は第１のレベ
ルシフト回路、１１は第１のＶＣＡ、１２はリミッタ回
路、１３は第２のレベルシフト回路、１４はロック検出
回路、１５はＤ／Ａ変換器、１６は第２のＶＣＡ、１７
はゲイン制御回路である。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）テレビジョン映像信号をアナログ−ディジタル変
   換し、該映像信号に挿入された水平同期（ＨＤ）信号を
   用いて位相同期を行なう位相同期クロック発生回路であ
   って、 入力映像信号のレベルシフトを行なう第１のレベルシフ
   ト回路と、 該レベルシフト回路の出力を制御電圧に応じたゲインで
   増幅する第１の電圧制御増幅器と、前記第１の電圧制御
   増幅器の出力を導き振幅制限を行なうリミッタ回路と、 該リミッタ回路の出力のレベルシフトを行なう第２のレ
   ベルシフト回路と、 位相同期ループの位相ロックを検出するロック検出回路
   と、 上記位相同期ループのループ制御系に挿入され制御電圧
   に応じたゲインで信号を増幅又は減衰する第２の電圧制
   御増幅器と、 前記ロック検出回路からのロック検出信号と、水平同期
   信号期間を表わすパルスとを受け該水平同期信号期間に
   おける前記第１、第２の電圧制御増幅器のゲインをそれ
   ぞれ増大、減少するよう制御するゲイン制御回路とを備
   えたことを特徴とする位相同期クロック発生回路。
2. （２）上記ゲイン制御回路は上記水平同期信号期間上記
   第１の電圧制御発振器のゲインをαとし、上記第１の電
   圧制御増幅器のゲインが最初にαとなったとき以降上記
   第２の電圧制御発振器のゲインを１／αとするものであ
   ることを特徴とする特許請求の範囲第１項記載の位相同
   期クロック発生回路。