JP2004135187A - パラレル／シリアル変換回路 - Google Patents

Abstract

【課題】複数のパラレル／シリアル変換部を備えており、パラレル／シリアル変換に要する時間の短縮、回路規模の拡大抑制が可能なパラレル／シリアル変換回路を提供する。
【解決手段】パラレル／シリアル変換回路１０は、２系統のパラレル／シリアル変換部１１ａ・１１ｂとクロック発生器１２とを有している。クロック発生器１２は、パラレル／シリアル変換部１１ａのパラレルデータ信号７ａの周波数をＦｐａ（Ｈｚ）、パラレルデータ信号のビット数をＮａ（ｂｉｔ）、パラレル／シリアル変換部１１ｂのパラレルデータ信号７ｂの周波数をＦｐｂ（Ｈｚ）、パラレルデータ信号７ｂのビット数をＮｂ（ｂｉｔ）とすると、Ｆｐａ×Ｎａ（Ｈｚ）およびＦｐｂ×Ｎｂ（Ｈｚ）よりも大きくかつ同程度の大きさの固定周波数を有するクロック信号５を発振する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、デジタル変調方式で伝送される放送を受信するための受信機内において、デジタル信号を復調した後のトランスポートストリーム信号（パラレルデータ信号）のビット誤り率を測定する際に用いられるパラレル／シリアル変換回路に関するものである。
【０００２】
【従来の技術】
従来のパラレル／シリアル変換回路は、トランスポートストリーム信号をシリアル信号に変換し、該シリアル信号をビット誤り率測定器に入力することで、デジタル信号復調後のビット誤り率を測定している。
【０００３】
例えば、図７に示すように、２系統のパラレル／シリアル変換器１００ａ・１００ｂを備えたパラレル／シリアル変換回路１０１は、デジタル復調器１０２ａ・１０２ｂの出力であるパラレルデータ信号をそれぞれシリアル信号に変換し、該シリアル信号をＢＥＲ（Ｂｉｔ　Ｅｒｒｏｒ　Ｒａｔｅ）測定器１０３ａ・１０３ｂに入力して、ビット誤り率を測定する。
【０００４】
より詳しく説明すれば、一方のデジタル復調器１０２ａから出力された復調後のトランスポートストリーム信号であるパラレルデータ信号１０４ａおよびパラレルデータ信号用クロック１０５ａは、パラレル／シリアル変換器１００ａに入力され、パラレル／シリアル変換が行われる。そして、パラレル／シリアル変換器１００ａから出力されたシリアルデータ信号１０６ａおよびシリアル信号用クロック１０７ａが、ＢＥＲ測定器１０３ａに入力されることにより、ビット誤り率が測定される。
【０００５】
同様に、他方のデジタル復調器１０２ｂから出力されたパラレルデータ信号１０４ｂおよびパラレルデータ信号用クロック１０５ｂは、パラレル／シリアル変換器１００ｂに入力され、パラレル／シリアル変換が行われる。そして、パラレル／シリアル変換器１００ｂから出力されたシリアルデータ信号１０６ｂ、シリアル信号用クロック１０７ｂは、ＢＥＲ測定器１０３ｂに入力されることにより、ビット誤り率が測定される。
【０００６】
このような従来のパラレル／シリアル変換回路１０１において、図７に示すような２系統のパラレル／シリアル変換回路を実現するには、図８に示すように、同じ回路構成のパラレル／シリアル変換器１００ａ・１００ｂを２つ設ける必要がある。
【０００７】
ここで、２系統のパラレル／シリアル変換器１００ａ・１００ｂの内部における処理について、図８を用いてより詳しく説明すれば以下のとおりである。
【０００８】
なお、パラレル／シリアル変換器１００ａ・１００ｂにおけるパラレルデータ信号１１５ａ・１１５ｂの周波数をＦｐａ（Ｈｚ），Ｆｐｂ（Ｈｚ）、ビット数をＮａ（ｂｉｔ），Ｎｂ（ｂｉｔ）とした場合に、周波数がＦｐａ×Ｎａ（Ｈｚ），Ｆｐｂ×Ｎｂ（Ｈｚ）となるシリアルデータ信号１１９ａ・１１９ｂがそれぞれ出力されるものとする。
【０００９】
一方のパラレル／シリアル変換器１００ａは、パラレルデータ信号用クロック１１６ａとパラレル／シリアル変換用クロックとの周期がずれないようにするため、パラレルデータ信号用クロック１１６ａとパラレル／シリアル変換用クロックを１／Ｎａ分周したクロック１２０ａとを、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）１１０ａにおいて比較する。パラレルデータ信号用クロック１１６ａとクロック１２０ａとの周波数にずれがある場合、ＰＬＬ１１０ａより後段のクロック発生回路１１１ａに周波数のずれを補正するための制御信号１１７ａを出力する。
【００１０】
この制御信号１１７ａは、クロック発生回路１１１ａに入力される。
【００１１】
クロック発生回路１１１ａは、パラレルデータ信号用クロック１１６ａとの周期ずれを補正したクロック信号１１８ａを発振する。なお、クロック信号１１８ａは、そのままシリアル信号用クロック１２１ａとして使用される。
【００１２】
シフトレジスタ１１２ａは、上記パラレル／シリアル変換用クロックとしてのクロック信号１１８ａを用いて、入力されたＮａ（ｂｉｔ）のパラレルデータ信号をクロック信号１１８ａの１周期毎に時系列なシリアルデータ信号１１９ａに変換して出力する。なお、シフトレジスタ１１２ａにおいては、逐次入力されるパラレルデータ信号１１５ａをシリアルデータ信号１１９ａに変換しなければならないため、常に、パラレルデータ信号用クロック１１６ａに対して周期ずれのないパラレル／シリアル変換用クロックが必要とされる。
【００１３】
そこで、従来のパラレル／シリアル変換回路は、ＰＬＬ１１０ａにおいて、パラレルデータ信号用クロック１１６ａとパラレル／シリアル変換用クロックとの周期を比較するために、分周器１１３ａが、Ｆｐａ×Ｎａ（Ｈｚ）の周波数を持つクロック信号１１８ａ（パラレル／シリアル変換用クロック）を、パラレルデータ信号のビット数をＮａ（ｂｉｔ）で分周し、周波数Ｆｐａ×Ｎａ（Ｈｚ）を１／Ｎａ分周したクロック信号１２０ａをＰＬＬ１１０ａに対して出力している。
【００１４】
ＰＬＬ１１０ａは、このクロック信号１２０ａとパラレルデータ信号用クロック１１６ａとを比較して、周期ずれを調整するための制御信号１１７ａをクロック発生回路１１１ａに対して出力する。そして、クロック発生回路１１１ａが、パラレル／シリアル変換用クロックとして、クロック信号１１８ａを発振する。
【００１５】
これにより、従来のパラレル／シリアル変換回路は、常に、パラレルデータ信号用クロック１１６ａに対して周期ずれのないパラレル／シリアル変換用クロックとして、クロック信号１１８ａを出力することができる。
【００１６】
なお、他方のパラレル／シリアル変換器１００ｂについても、上述した一方のパラレル／シリアル変換器１００ａと同様な回路構成を有しており、処理内容についても上記と同様である。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述のような従来のパラレル／シリアル変換回路は、パラレルデータ信号の周波数と、パラレル／シリアル変換用クロックの周波数との周期ずれを調整するために、ＰＬＬが必要となるという問題を有している。
【００１８】
すなわち、ＰＬＬは、回路構成が複雑であるとともに、ＰＬＬを用いたパラレル／シリアル変換回路においては、パラレルデータ信号用クロックとパラレル／シリアル変換用クロックとの周期ずれがないよう逐次ＰＬＬで比較しながら制御信号で補正しており、パラレル／シリアル変換用クロックの周期が安定するまでに時間がかかってしまう。
【００１９】
さらに、複数の系統のパラレル／シリアル変換器を備えたパラレル／シリアル変換回路を構成する場合に、各パラレルデータ信号間において同期を取る必要があるため、同期を取るための回路がパラレル／シリアル変換部の数だけ必要となり、回路規模の拡大につながる。
【００２０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、例えば、ＰＬＬ等によってパラレルデータ信号の周波数との比較による周期ずれの調整処理を行わなくても、常に、パラレルデータ信号の周波数との周期ずれのないパラレル／シリアル変換用クロックを出力することができるとともに、パラレル／シリアル変換に要する時間の短縮、回路規模の拡大抑制が可能な複数の系統のパラレル／シリアル変換器を備えたパラレル／シリアル変換回路を提供することにある。
【００２１】
【課題を解決するための手段】
本発明のパラレル／シリアル変換回路は、上記の課題を解決するために、パラレル形式のデジタル入力信号をシリアル形式のデジタル出力信号に変換するパラレル／シリアル変換部を複数有しているパラレル／シリアル変換回路において、上記各パラレル／シリアル変換部に入力される共有クロックを出力する、上記複数のパラレル／シリアル変換部に共通のクロック発生器を備えていることを特徴としている。
【００２２】
上記の構成によれば、パラレル／シリアル変換処理に要する時間を従来よりも短縮できるとともに、従来よりも簡易な回路構成でパラレル／シリアル変換処理を行うことができる。
【００２３】
すなわち、本発明のパラレル／シリアル変換回路は、クロック発生器から、パラレル／シリアル変換用クロックとして使用する内部クロックを共有クロックとして各パラレル／シリアル変換部内の各回路にパラレル形式のデジタル入力信号の出力タイミングを示すクロックとともに入力している。このため、パラレル形式のデジタル入力信号の出力タイミングを示すクロックとパラレル／シリアル変換用クロックとの周期ずれ補正処理を行う必要がない。よって、従来よりも短時間でパラレル／シリアル変換処理を行うことができる。
【００２４】
また、上記補正処理に用いられる複雑な回路構成のＰＬＬや、各パラレル／シリアル変換部に入力されるそれぞれのパラレル形式のデジタル入力信号間で同期を取るための回路を不要にできるため、回路規模の拡大を抑制し、簡素な回路構成でパラレル／シリアル変換処理を行うことができる。
【００２５】
さらに、例えば、各パラレル／シリアル変換部毎に入力されるパラレル形式のデジタル入力信号の周波数が互いに異なる場合や、各パラレル／シリアル変換部に入力されるパラレル形式のデジタル入力信号の周波数が変化した場合であっても、分周器あるいは逓倍器を用いて、共有クロックを各パラレル／シリアル変換部毎にパラレル／シリアル変換用クロックとして適切な周波数に調整することにより、パラレル／シリアル変換を行うことができる。
【００２６】
なお、上記共有クロックとは、複数のパラレル／シリアル変換部の全てに入力される共通の内部クロックであり、パラレル形式のデジタル入力信号用クロックとの周期ずれが生じないように、各パラレル／シリアル変換部を構成する各回路に入力されるものである。
【００２７】
上記各パラレル／シリアル変換部には、上記共有クロックに基づいて生成された、下記の関係式（１）を満たす周波数のパラレル／シリアル変換用クロックが入力されることがより好ましい。
Ｆ≧Ｆｐ×Ｎ・・・・・（１）
（ただし、Ｆはパラレル／シリアル変換用クロックの周波数、Ｆｐはパラレル形式のデジタル入力信号の周波数、Ｎはパラレル形式のデジタル入力信号のビット数とする。）
これにより、各パラレル／シリアル変換部に入力されるパラレル形式のデジタル入力信号の出力タイミングを示すクロックが変化した場合でも、上記関係式（１）を満たす周波数のパラレル／シリアル変換用クロックを入力することで、特別な対応をとることなく、パラレル／シリアル変換処理を実行できる。
【００２８】
上記複数のパラレル／シリアル変換部のうち、少なくとも一つのパラレル／シリアル変換部の前段には、上記共有クロックの周波数を変化させる分周器を備えていることがより好ましい。
【００２９】
これにより、あるパラレル／シリアル変換部において、パラレル形式のデジタル入力信号の周波数とパラレル形式のデジタル入力信号のビット数との積よりもはるかに大きい共有クロックを使用する場合でも、上記関係式（１）を満たすように、分周器によって共有クロックの周波数を小さくしてパラレル／シリアル変換用クロックとして使用することで、回路全体での消費電力および発熱量を軽減しつつ、パラレル／シリアル変換処理を行うことができる。
【００３０】
例えば、複数のパラレル／シリアル変換部のうち、あるパラレル／シリアル変換部には、周波数の小さいパラレル形式のデジタル入力信号が入力され、他のパラレル／シリアル変換部には、周波数が大きいパラレル形式のデジタル入力信号が入力されたとする。この場合、各パラレル／シリアル変換部に対応するパラレル形式のデジタル入力信号の周波数とパラレル形式のデジタル入力信号のビット数との積には差が生じるため、双方のパラレル／シリアル変換部に最適なパラレル／シリアル変換用クロックとして、共有クロックをそのまま使用することは難しい。
【００３１】
そこで、双方のパラレル／シリアル変換部において最適なパラレル／シリアル変換用クロックを得るために、パラレル形式のデジタル入力信号の周波数とパラレル形式のデジタル入力信号のビット数との積が大きい側よりも若干周波数が大きい共有クロックを使用する。これにより、大きい側については共有クロックをそのままパラレル／シリアル変換用クロックとして使用しつつ、小さい側については、共有クロックの周波数を分周期によって上記関係式（１）を満たすレベルまで小さくし、パラレル／シリアル変換用クロックとして使用することで、双方のパラレル／シリアル変換部において最適なパラレル／シリアル変換処理を行うことができる。
【００３２】
上記複数のパラレル／シリアル変換部のうち、少なくとも一つのパラレル／シリアル変換部の前段には、上記共有クロックの周波数を変化させる逓倍器を備えていることがより好ましい。
【００３３】
これにより、共有クロックとして、パラレル形式のデジタル入力信号の周波数とパラレル形式のデジタル入力信号のビット数との積よりも小さい周波数の共有クロックを使用する場合でも、逓倍器を用いて共有クロックの周波数を上記関係式（１）を満たすように大きくすることで、パラレル／シリアル変換用クロックとして使用することができる。よって、そのままではパラレル／シリアル変換用クロックとして使用できないような小さい周波数の共有クロックを使用して、パラレル／シリアル変換を行うことができる。
【００３４】
さらに、低い周波数の共有クロックを使用することで、共有クロックの発振回路の簡易化・低価格化が可能になる。
【００３５】
また、例えば、あるパラレル／シリアル変換部の前段には逓倍器、別のパラレル／シリアル変換部の前段には分周器を挿入する等、各パラレル／シリアル変換部に入力されるパラレル形式のデジタル入力信号の周波数の大きさに応じて、逓倍器と分周器とを組み合わせることも可能である。この場合には、各パラレル／シリアル変換部に対応した適切なパラレル／シリアル変換用クロックの周波数と共有クロックの周波数との比較結果に応じて、共有クロックを大きくする必要があるパラレル／シリアル変換部の前段には逓倍器を設け、小さくする必要があるパラレル／シリアル変換部の前段には分周期を設ける。これにより、どのような大きさの周波数を有する共有クロックを使用した場合でも、各パラレル／シリアル変換部毎に上記関係式（１）を満たす適切なパラレル／シリアル変換用クロックを生成し、パラレル／シリアル変換処理を行うことができる。
【００３６】
【発明の実施の形態】
本発明のパラレル／シリアル変換回路に関し、各パラレル／シリアル変換部に入力されるパラレルデータの周波数と共有クロックとの関係に応じて、いくつかの実施形態を例にあげて説明する。
【００３７】
〔実施形態１〕
本発明のパラレル／シリアル変換回路に関する一実施形態について、図１を用いて説明すれば以下のとおりである。
【００３８】
なお、本実施形態のパラレル／シリアル変換回路１０は、各パラレル／シリアル変換部に入力されるパラレルデータの周波数よりも大きく、かつ同程度の周波数を有する共有クロックを、そのままパラレル／シリアル変換用クロックとして使用する場合の基本的な回路構成である。
【００３９】
本実施形態のパラレル／シリアル変換回路１０は、図１に示すように、２系統のパラレル／シリアル変換部１１ａ・１１ｂとクロック発生器１２とを有している。
【００４０】
クロック発生器１２は、一方のパラレル／シリアル変換部１１ａのパラレルデータ信号（パラレル形式のデジタル入力信号）７ａの周波数をＦｐａ（Ｈｚ）、パラレルデータ信号のビット数をＮａ（ｂｉｔ）、他方のパラレル／シリアル変換部１１ｂのパラレルデータ信号７ｂの周波数をＦｐｂ（Ｈｚ）、パラレルデータ信号７ｂのビット数をＮｂ（ｂｉｔ）とすると、Ｆｐａ×Ｎａ（Ｈｚ）およびＦｐｂ×Ｎｂ（Ｈｚ）よりも大きくかつ同程度の周波数となる固定の周波数を有するクロック信号５を発振する。
【００４１】
このクロック信号５は、パラレル／シリアル変換用クロックとして、後段にて説明する各ブロックに対して出力される。
【００４２】
ここで、一方のパラレル／シリアル変換部１１ａにおけるパラレル／シリアル変換の処理の流れについて説明する。
【００４３】
パラレル／シリアル変換部１１ａは、図１に示すように、ロード信号生成回路１３ａ、カウンタ１４ａ、アンド回路１５ａおよびシフトレジスタ１６ａを備えている。
【００４４】
ロード信号生成回路１３ａは、上記クロック発振器１２から発振されたパラレル／シリアル変換用クロックとしてのクロック信号５とパラレルデータ信号用クロック１ａとが入力される。そして、このクロック信号５を用いて、パラレルデータ信号用クロック１ａが入力される毎に生成されるロード信号２ａをカウンタ１４ａおよびシフトレジスタ１６ａに対して出力する。
【００４５】
カウンタ１４ａは、ロード信号２ａが入力されると動作を開始し、パラレル／シリアル変換用クロックとしてのクロック信号５によって、パラレルデータ信号のＮａ個のビット数分のみ計数を行う。そして、計数開始から終了までのカウンタ動作期間に出力されるイネーブル信号３ａを生成し、アンド回路１５ａおよびシフトレジスタ１６ａに対して出力する。
【００４６】
なお、イネーブル信号３ａは、アンド回路１５ａにおいて、シリアル信号用クロック４ａの生成期間を制御するために用いられるとともに、パラレル／シリアル変換を行うシフトレジスタ１６ａにおいて、その動作期間を制御し、パラレルデータ信号のビット数に相当する分のみのシリアル変換を行うために用いられる。これにより、シフトレジスタ１６ａが必要以上に動作して、不要なシリアル信号を生成することを防止することができる。
【００４７】
アンド回路１５ａは、イネーブル信号３ａおよびクロック信号５が入力され、シリアル信号用クロック４ａを生成する。
【００４８】
シフトレジスタ１６ａは、ロード信号２ａが入力されることによって動作を開始し、イネーブル信号３ａが入力される期間のみ動作する。そして、イネーブル信号３ａが入力される期間に入力されるＮａ（ｂｉｔ）のパラレルデータ信号７ａを、クロック信号５の１周期毎に時系列なシリアルデータ６ａに変換した信号を出力して、パラレル／シリアル変換を行う。
【００４９】
ここでさらに、他方のパラレル／シリアル変換部１１ｂにおけるパラレル／シリアル変換の処理の流れについて説明する。
【００５０】
パラレル／シリアル変換部１１ｂは、図１に示すように、パラレル／シリアル変換部１１ａと同様に、ロード信号生成回路１３ｂ、カウンタ１４ｂ、アンド回路１５ｂおよびシフトレジスタ１６ｂを備えている。
【００５１】
パラレル／シリアル変換部１１ｂは、クロック発生器１２より発振される固定の周波数を有するクロック信号５をパラレル／シリアル変換部１１ａと共有している。そして、クロック信号５をパラレル／シリアル変換用クロックとして、後段の各ブロックに入力することにより、パラレル／シリアル変換部１１ａと同様にパラレル／シリアル変換を行う。
【００５２】
本実施形態のパラレル／シリアル変換回路１０においては、以上のように、パラレル／シリアル変換用クロックとして、Ｆｐａ×Ｎａ（Ｈｚ），Ｆｐｂ×Ｎｂ（Ｈｚ）よりも大きい周波数を有する固定のクロック信号５を、パラレル／シリアル変換部１１ａ・１１ｂがパラレル／シリアル変換用クロックとして共有している。
【００５３】
すなわち、クロック発生器１２から発振されたクロック信号５は、パラレル／シリアル変換部１１ａにおけるロード信号生成回路１３ａ、カウンタ１４ａ、アンド回路１５ａおよびシフトレジスタ１６ａ、さらに、パラレル／シリアル変換部１１ｂにおけるロード信号生成回路１３ｂ、カウンタ１４ｂ、アンド回路１５ｂおよびシフトレジスタ１６ｂのそれぞれの回路に入力されている。
【００５４】
これにより、複数のパラレル／シリアル変換部において、１つの固定された内部クロックをパラレル／シリアル変換用クロックとして共有することで、従来のような周期ずれ補正処理を行う必要がない。よって、常に、従来より短時間でパラレル／シリアル変換処理を行うことができるとともに、各パラレル／シリアル変換部１１ａ・１１ｂに入力されるパラレルデータの周波数の変化にも対応できる。
【００５５】
また、パラレル／シリアル変換回路１０は、固定周波数発振器であるクロック発生器１２を備えていることにより、パラレルデータ信号用クロックとパラレル／シリアル変換用クロックとの比較に用いられる複雑な回路構成のＰＬＬを不要にできるとともに、各パラレルデータ信号と同期を取るための回路を不要にできるため、回路規模の拡大を抑制できる。
【００５６】
また、本実施形態のパラレル／シリアル変換回路１０によれば、最も簡易な回路構成で、各々のパラレルデータの周波数の変化に対応することができる。
【００５７】
〔実施形態２〕
本発明のパラレル／シリアル変換回路に関する他の実施形態について、図２を用いて説明すれば以下のとおりである。なお、説明の便宜上、上記実施形態１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００５８】
本実施形態のパラレル／シリアル変換回路２０は、各パラレル／シリアル変換部に入力されるパラレルデータの周波数よりもかなり大きい周波数を有する共有クロックを各パラレル／シリアル変換部に入力する場合の基本的な回路構成である。
【００５９】
本実施形態のパラレル／シリアル変換回路２０は、図２に示すように、図１のパラレル／シリアル変換部１１ａ・１１ｂの前段に、分周器２４ａ・２４ｂが追加されている点で、実施形態１のパラレル／シリアル変換回路１０と異なっているが、この他の構成については同様である。
【００６０】
パラレル／シリアル変換回路２０は、上記実施形態１のパラレル／シリアル変換回路１０と同様に、２系統のパラレル／シリアル変換部２１ａ・２１ｂを備えている。
【００６１】
ここで、一方のパラレル／シリアル変換部２１ａにおけるパラレルデータ信号の周波数をＦｐａ（Ｈｚ）、ビット数をＮａ（ｂｉｔ）、他方のパラレル／シリアル変換部２１ｂにおけるパラレルデータ信号の周波数をＦｐｂ（Ｈｚ）、ビット数をＮｂ（ｂｉｔ）とすると、Ｆｐａ×Ｎａ（Ｈｚ）およびＦｐｂ×Ｎｂ（Ｈｚ）よりも大きい、固定の周波数を有する固定発振クロック２２が共有クロックとしてクロック発生器１２から発振される。
【００６２】
一方のパラレル／シリアル変換部２１ａには、共有クロックである固定発振クロック２２の周波数と比べて、かなり小さい周波数のパラレルデータ信号が入力されるため、上記固定発振クロック２２を分周器２４ａに入力し、分周された出力信号２３ａをパラレル／シリアル変換用クロックとして使用している。そして、出力信号２３ａとパラレルデータ信号用クロック１ａとがロード信号生成回路１３ａに入力され、出力信号２３ａを用いてパラレルデータ信号用クロック１ａが入力される毎に生成されるロード信号２ａが出力される。ロード信号２ａが入力されることによりパラレルデータ信号入力毎に、パラレル／シリアル変換用クロックを計数するためのカウンタ１４ａおよびパラレル／シリアル変換を行うシフトレジスタ１６ａの動作が開始される。
【００６３】
そして、ロード信号２ａと固定発振クロック２２とがカウンタ１４ａに入力される。
【００６４】
カウンタ１４ａは、ロード信号２ａ入力後に動作を開始し、パラレル／シリアル変換用クロックについて、パラレルデータ信号７ａのビット数分に相当するＮａ個のみ計数を行う。
【００６５】
このとき、カウンタ１４ａは、計数開始から終了までのカウンタ動作期間に出力されるイネーブル信号３ａを生成する。このイネーブル信号３ａによって、後段に配置されたアンド回路１５ａでのシリアルクロック４ａの生成期間を制御するとともに、後段に配置されたパラレル／シリアル変換を行うシフトレジスタ１６ａの動作期間を制御し、パラレルビット数分のみのシリアル変換を行い、必要以上の回路動作を抑止して、不要なシリアル信号の生成を防いでいる。
【００６６】
続いて、上記イネーブル信号３ａとパラレル／シリアル変換用クロックとしての出力信号２３ａとをアンド回路１５ａに入力し、シリアル信号用クロック４ａを生成する。
【００６７】
シフトレジスタ１６ａは、ロード信号２ａが入力されることにより動作を開始し、イネーブル信号３ａが入力される期間のみ動作する。イネーブル信号３ａが入力される期間、シフトレジスタ１６ａは入力されてくるＮａ（ｂｉｔ）のパラレルデータ信号７ａを、パラレル／シリアル変換用クロックの１周期毎に時系列なシリアルデータ６ａに変換して出力する。
【００６８】
そして、他方のパラレル／シリアル変換部２１ｂにおいては、一方のパラレル／シリアル変換部２１ａでも使用されていたクロック発生器１２より発振される固定の周波数を有する固定発振クロック２２を共有し、固定発振クロック２２を分周器２４ｂに入力し、分周された出力信号２３ａをパラレル／シリアル変換用クロックとして、一方のパラレル／シリアル変換部２１ａと同様に後段の各ブロックに入力することによりパラレル／シリアル変換を行う。
【００６９】
本実施形態のパラレル／シリアル変換回路は、実施形態１のパラレル／シリアル変換回路１０の構成に加えて、各パラレル／シリアル変換部２１ａ・２１ｂの前段に、分周器２４ａ・２４ｂを備えている。これにより、共有クロックの周波数が、パラレル／シリアル変換部２１ａ・２１ｂにそれぞれ入力されるパラレルデータの周波数と比べてかなり大きい場合でも、分周器２１ａ・２１ｂによって、共有クロックを少なくともＦｐａ×Ｎａ（Ｈｚ）およびＦｐｂ×Ｎｂ（Ｈｚ）以上の周波数まで調整して、パラレル／シリアル変換用クロックとして用いることで、上記実施形態１のパラレル／シリアル変換回路１０と同様に、パラレル／シリアル変換処理時間の短縮化、回路規模の拡大抑制等の効果を得ることができる。
【００７０】
さらに、分周器２４ａ・２４ｂを用いることにより、両方のパラレル／シリアル変換部２１ａ・２１ｂにおける消費電力・発熱量を低減することができる。
【００７１】
〔実施形態３〕
本発明のパラレル／シリアル変換回路に関するさらに他の実施形態について、図３を用いて説明すれば以下のとおりである。なお、説明の便宜上、上記実施形態１または２において説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００７２】
本実施形態のパラレル／シリアル変換回路３０は、一方のパラレル／シリアル変換部に入力されるパラレルデータの周波数よりもかなり大きく、他方のパラレル／シリアル変換部に入力されるパラレルデータの周波数よりも大きく、かつ同程度の周波数を有する共有クロックを各パラレル／シリアル変換部へ入力する場合の基本的な回路構成である。
【００７３】
本実施形態のパラレル／シリアル変換回路３０は、図３に示すように、図１のパラレル／シリアル変換部１１ａの前段に、分周器２４ａが追加されている点で、実施形態１のパラレル／シリアル変換回路１０と異なっているが、この他の構成については同様である。
【００７４】
パラレル／シリアル変換回路３０においては、一方のパラレル／シリアル変換部３１ａのパラレルデータ信号の周波数：Ｆｐａ（Ｈｚ）、パラレルデータ信号のビット数：Ｎａ（ｂｉｔ）、他方のパラレル／シリアル変換部３１ｂのパラレルデータ信号の周波数：Ｆｐｂ（Ｈｚ）、パラレルデータ信号のビット数：Ｎｂ（ｂｉｔ）とした場合、クロック発生器１２から発振されたＦｐａ×Ｎａ（Ｈｚ）およびＦｐｂ×Ｎｂ（Ｈｚ）よりも大きい、固定の周波数を有する固定発振クロック（共有クロック）２８が出力され、パラレル／シリアル変換回路３０内の各ブロックに入力されている。
【００７５】
一方のパラレル／シリアル変換部３１ａには、固定発振クロック２８と比べて周波数がかなり小さいパラレルデータが入力されるため、上記固定発振クロック３２を分周器２４ａに入力し、分周された出力信号３３をパラレル／シリアル変換用クロックとして使用する。そして、該出力信号３３とパラレルデータ信号用クロック１ａとがロード信号生成回路１３ａに入力され、パラレル／シリアル変換用クロックとしての出力信号３３を用いて、パラレルデータ信号用クロック１ａが入力される毎に生成されるロード信号２ａが出力される。ロード信号２ａによりパラレルデータ信号入力毎に、パラレル／シリアル変換用クロックを計数するためのカウンタ１４ａおよびパラレル／シリアル変換を行うシフトレジスタ１６ａの動作が開始される。
【００７６】
上記ロード信号２ａとパラレル／シリアル変換用クロックとしての出力信号３３ａとをカウンタ１４ａに入力し、上記ロード信号２ａ入力後カウンタ１４ａは動作を開始し、パラレル／シリアル変換用クロックについて、パラレルデータ信号のビット数分：Ｎａ個のみ計数を行う。カウンタ１４ａの計数開始から終了までのカウンタ動作期間に出力されるイネーブル信号３ａを生成する。イネーブル信号３ａにより後段のアンド回路１５ａでのシリアルクロック４ａの生成期間を制御する。また、イネーブル信号３ａにより、後段のパラレル／シリアル変換を行うシフトレジスタ１６ａの動作期間を制御する。イネーブル信号３ａにより、パラレルビット数分のみのシリアル変換を行い、必要以上の回路動作を抑止し、不要なシリアル信号の生成を防ぐ。
【００７７】
上記イネーブル信号３ａとパラレル／シリアル変換用クロックとしての出力信号３３ａとをアンド回路１５ａに入力し、シリアル信号用クロック４ａを生成する。
【００７８】
上記ロード信号２ａによって、シフトレジスタ１６ａは動作を開始し、上記イネーブル信号３ａが入力される期間のみ動作する。イネーブル信号３ａが入力される期間、シフトレジスタ１６ａは入力されてくるＮａ（ｂｉｔ）のパラレルデータ信号１ａを、パラレル／シリアル変換用クロックの１周期毎に時系列なシリアルデータ６ａに変換した信号を出力する。
【００７９】
他方のパラレル／シリアル変換部３１ｂには、パラレルデータの周波数が共有クロックの周波数と近いパラレルデータが入力されている。このため、パラレル／シリアル変換部３１ｂでは、上記一方のパラレル／シリアル変換部３１ａで使用されていたクロック発生器１２から発振される固定の周波数を有する固定発振クロック３２をそのまま使用し、該固定発振クロック３２をパラレル／シリアル変換用クロックとして、一方のパラレル／シリアル変換部３１ａと同様に後段の各ブロックに入力することによりパラレル／シリアル変換を行う。
【００８０】
本実施形態のパラレル／シリアル変換回路３０では、以上のように、パラレル／シリアル変換用クロックとして、Ｆｐａ×Ｎａ，Ｆｐｂ×Ｎｂ（Ｈｚ）より大きい周波数を有する固定のクロック信号３２を使用している。そして、一方のパラレル／シリアル変換部３１ａの前段位置に分周器２４ａを備え、分周比の設定を変更することにより出力信号３３をパラレル／シリアル変換用クロックとして使用し、他方のパラレル／シリアル変換部３１ｂは、クロック信号３２をパラレル／シリアル変換用クロックとしてそのまま使用している。
【００８１】
これにより、上記実施形態１のパラレル／シリアル変換回路１０によって得られる効果に加えて、一方のパラレル／シリアル変換部３１ａに入力されるパラレルデータの周波数よりもかなり遅く、他方のパラレル／シリアル変換部３１ｂに入力されるパラレルデータと同程度の周波数の共有クロックを使用する場合でも、一方に分周器を設けて分周したクロックをパラレル／シリアル変換用クロックとして使用し、他方では共有クロックをそのままパラレル／シリアル変換用クロックとして使用することで、上記実施形態１のパラレル／シリアル変換回路１０と同様に、パラレル／シリアル変換処理時間の短縮化、回路規模の拡大抑制という効果を得ることができる。
【００８２】
また、分周器の利用により一方のパラレル／シリアル変換回路における消費電力および発熱量を軽減することができる。
【００８３】
〔実施形態４〕
本発明のパラレル／シリアル変換回路に関するさらに他の実施形態について、図４を用いて説明すれば以下のとおりである。なお、説明の便宜上、上記実施形態１〜３において説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００８４】
本実施形態のパラレル／シリアル変換回路４０は、各パラレル／シリアル変換部に入力されるパラレルデータの周波数よりも小さい周波数を有する共有クロックを各パラレル／シリアル変換部へ入力した場合の基本的な回路構成である。
【００８５】
本実施形態のパラレル／シリアル変換回路４０は、図４に示すように、図１のパラレル／シリアル変換部１１ａ・１１ｂの前段に、逓倍器４４ａ・４４ｂが追加されている点で、実施形態１のパラレル／シリアル変換回路１０と異なっているが、この他の構成については同様である。
【００８６】
パラレル／シリアル変換回路４０は、一方のパラレル／シリアル変換部４１ａのパラレルデータ信号の周波数：Ｆｐａ（Ｈｚ）、パラレルデータ信号のビット数：Ｎａ（ｂｉｔ）、他方のパラレル／シリアル変換部４１ｂのパラレルデータ信号の周波数：Ｆｐｂ（Ｈｚ）、パラレルデータ信号のビット数：Ｎｂ（ｂｉｔ）とした場合、クロック発生器１２よりＦｐａ×Ｎａ（Ｈｚ）およびＦｐｂ×Ｎｂ（Ｈｚ）よりも低い、固定の周波数を有する固定発振クロック４２を発振し、後段の各ブロックに入力する。
【００８７】
一方のパラレル／シリアル変換部４１ａにおいて、上記のようにして生成された固定の周波数を有する固定発振クロック４２を逓倍器４４ａに入力し、逓倍された出力信号４３ａをパラレル／シリアル変換用クロックとして使用する。そして、該出力信号４３ａとパラレルデータ信号用クロック１ａとが、ロード信号生成回路１３ａに入力され、パラレル／シリアル変換用クロックとしての出力信号４３ａを用いてパラレルデータ信号用クロック１ａが入力される毎に生成されるロード信号２ａを出力する。ロード信号２ａが入力されることにより、パラレルデータ信号入力毎に、パラレル／シリアル変換用クロックを計数するためのカウンタ１４ａおよびパラレル／シリアル変換を行うシフトレジスタ１６ａの動作が開始される。
【００８８】
ここでは、上記ロード信号２ａとパラレル／シリアル変換用クロックとしての出力信号４３ａとがカウンタ１４ａに入力され、上記ロード信号２ａの入力後、カウンタ１４ａが動作を開始する。そして、カウンタ１４ａは、パラレル／シリアル変換用クロックとしての出力信号４３ａについて、パラレルデータ信号のビット数分：Ｎａ個のみ計数を行う。また、カウンタ１４ａは、計数開始から終了までのカウンタ動作期間に出力されるイネーブル信号３ａを生成する。さらに、イネーブル信号３ａを用いて、後段のアンド回路１５ａでのシリアルクロック４ａの生成期間を制御するとともに、後段のパラレル／シリアル変換を行うシフトレジスタ１６ａの動作期間を制御し、パラレルビット数分のみのシリアル変換を行う。これにより、必要以上の回路動作を抑止して、不要なシリアル信号の生成を防ぐことができる。
【００８９】
上記イネーブル信号３ａとパラレル／シリアル変換用クロックとしての出力信号４３ａとがアンド回路１５ａに入力され、シリアル信号用クロック４ａが生成される。
【００９０】
シフトレジスタ１６ａは、上記ロード信号２ａが入力されることによって動作を開始し、上記イネーブル信号３ａが入力される期間のみ動作する。そして、イネーブル信号３ａが入力される期間、入力されてくるＮａ（ｂｉｔ）のパラレルデータ信号７ａ、およびパラレル／シリアル変換用クロックの１周期毎に時系列なシリアルデータ６ａが出力される。
【００９１】
他方のパラレル／シリアル変換部４１ｂでは、一方のパラレル／シリアル変換部４１ａでも使用されていたクロック発生器１２より発振される固定の周波数を有する固定発振クロック４２を共有する。そして、固定発振クロック４２が逓倍器４４ｂに入力され、逓倍された出力信号４３ｂがパラレル／シリアル変換用クロックとして、一方のパラレル／シリアル変換部４１ａと同様に後段の各ブロックに入力されることによりパラレル／シリアル変換が行われる。
【００９２】
本実施形態のパラレル／シリアル変換回路４０は、以上のように、パラレルデータの周波数よりも小さい周波数の共有クロックを使用しているとともに、上記実施形態１のパラレル／シリアル変換回路１０の構成に加えて、各パラレル／シリアル変換部の前段位置に逓倍器４３ａ・４３ｂを備えている。
【００９３】
よって、上記実施形態１のパラレル／シリアル変換回路１０によって得られる効果に加えて、パラレルデータの周波数よりも小さい周波数の共有クロックが各パラレル／シリアル変換部に入力される場合でも、逓倍器４３ａ・４３ｂを用いて周波数をＦｐａ×Ｎａ（Ｈｚ）およびＦｐｂ×Ｎｂ（Ｈｚ）以上に調整してパラレル／シリアル変換用クロックとして使用することで、上記実施形態１のパラレル／シリアル変換回路１０と同様に、パラレル／シリアル変換処理時間の短縮化、回路規模の拡大抑制等の効果を得ることができる。
【００９４】
〔実施形態５〕
本発明のパラレル／シリアル変換回路に関するさらに他の実施形態について、図５を用いて説明すれば以下のとおりである。なお、説明の便宜上、上記実施形態１〜４において説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００９５】
なお、本実施形態のパラレル／シリアル変換回路５０は、一方のパラレル／シリアル変換部に入力されるパラレルデータの周波数よりも小さいとともに、他方のパラレルデータの周波数よりも大きく、かつ同程度である共有クロックを各パラレル／シリアル変換部に入力する場合の基本的な回路構成である。
【００９６】
本実施形態のパラレル／シリアル変換回路５０は、図５に示すように、図１のパラレル／シリアル変換部１１ａの前段位置に、逓倍器４４ａが追加されている点で、実施形態１のパラレル／シリアル変換回路１０と異なっているが、この他の構成については同様である。
【００９７】
パラレル／シリアル変換回路５０は、一方のパラレル／シリアル変換部５１ａのパラレルデータ信号の周波数：Ｆｐａ（Ｈｚ）、パラレルデータ信号のビット数：Ｎａ（ｂｉｔ）、他方のパラレル／シリアル変換部５１ｂのパラレルデータ信号の周波数：Ｆｐｂ（Ｈｚ）、パラレルデータ信号のビット数：Ｎｂ（ｂｉｔ）とした場合、クロック発生器１２からＦｐａ×Ｎａ（Ｈｚ）よりも低く、Ｆｐｂ×Ｎｂ（Ｈｚ）よりも大きい固定周波数を有する固定発振クロック５２を発振し、後段の各ブロックに入力する。
【００９８】
一方のパラレル／シリアル変換部５１ａにおいては、上記生成された固定の周波数を有する固定発振クロック５２が逓倍器４４ａに入力され、逓倍された出力信号４３ａがパラレル／シリアル変換用クロックとして使用される。そして、該出力信号４３ａとパラレルデータ信号用クロック１ａとが、ロード信号生成回路１３ａに入力され、パラレル／シリアル変換用クロックとしての出力信号４３ａを用いて、パラレルデータ信号用クロック１ａが入力される毎に生成されるロード信号２ａが出力される。該ロード信号２ａによりパラレルデータ信号入力毎に、パラレル／シリアル変換用クロックとしての出力信号４３ａを計数するためのカウンタ１４ａおよびパラレル／シリアル変換を行うシフトレジスタ１６ａの動作が開始される。
【００９９】
カウンタ１４ａには、上記ロード信号２ａとパラレル／シリアル変換用クロックとしての出力信号４３ａとが入力されると動作を開始し、パラレル／シリアル変換用クロックについて、パラレルデータ信号のビット数分：Ｎａ個のみ計数を行う。カウンタ１４ａは、計数開始から終了までのカウンタ動作期間に出力されるイネーブル信号３ａを生成し、該イネーブル信号３ａによって、後段のアンド回路１５ａにおけるシリアルクロック４ａの生成期間を制御するとともに、後段のパラレル／シリアル変換を行うシフトレジスタ１６ａの動作期間を制御して、パラレルビット数分のみのシリアル変換を行う。これにより、シフトレジスタ１６ａが必要以上に動作することを抑止し、不要なシリアル信号の生成を防止できる。
【０１００】
アンド回路１５ａには、上記イネーブル信号３ａとパラレル／シリアル変換用クロックとしての出力信号４３ａとが入力され、シリアル信号用クロック４ａが生成される。
【０１０１】
シフトレジスタ１６ａは、上記ロード信号２ａが入力されることによって動作を開始し、上記イネーブル信号３ａが入力される期間のみ動作する。そして、イネーブル信号３ａが入力される期間、シフトレジスタ１６ａは入力されてくるＮａ（ｂｉｔ）のパラレルデータ信号７ａを、パラレル／シリアル変換用クロックとしての出力信号４３ａの１周期毎に時系列なシリアルデータ６ａに変換した信号を出力する。
【０１０２】
他方のパラレル／シリアル変換部５１ｂにおいては、クロック発生器１２から発振される固定の周波数を有する固定発振クロック５２を、一方のパラレル／シリアル変換部５１ａと共有し、そのままパラレル／シリアル変換用クロックとして使用している。そして、固定発振クロック５２をパラレル／シリアル変換用クロックとして、一方のパラレル／シリアル変換部５１ａと同様に後段の各ブロックに入力することにより、パラレル／シリアル変換を行う。
【０１０３】
本実施形態のパラレル／シリアル変換回路５０は、以上のように、一方のパラレル／シリアル変換部に入力されるパラレルデータの周波数が共有クロックの周波数よりも大きく、他方のパラレルデータの周波数が共有クロックの周波数よりも小さく、かつ共有クロックと同程度であるとともに、上記実施形態１の構成に加えて、一方のパラレル／シリアル変換部５１ａの前段位置に逓倍器４４ａを備えている。
【０１０４】
これにより、一方のパラレル／シリアル変換部５１ａに入力されるパラレルデータの周波数よりも若干大きく、かつ他方のパラレルデータの周波数よりも小さい周波数を有する共有クロックを用いてパラレル／シリアル変換を行う場合でも、一方のパラレル／シリアル変換部に設けられた逓倍器４４ａを用いて共有クロックの周波数を、Ｆｐａ×Ｎａ（Ｈｚ）以上に調整し、パラレル／シリアル変換用クロックとして使用することができる。
【０１０５】
よって、上記実施形態１のパラレル／シリアル変換回路１０と同様に、パラレル／シリアル変換処理時間の短縮、回路規模の拡大抑制等の効果を得ることができ、さらに、一方のパラレル／シリアル変換部５１ａにおける消費電力および発熱量を低減できる。
【０１０６】
〔実施形態６〕
本発明のパラレル／シリアル変換回路に関するさらに他の実施形態について、図６を用いて説明すれば以下のとおりである。なお、説明の便宜上、上記実施形態１〜５において説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１０７】
本実施形態のパラレル／シリアル変換回路６０は、一方のパラレル／シリアル変換部に入力されるパラレルデータの周波数よりも小さいとともに、他方のパラレルデータの周波数よりも相当大きい共有クロックを各パラレル／シリアル変換部に入力する場合の基本的な回路構成である。
【０１０８】
本実施形態のパラレル／シリアル変換回路６０は、図６に示すように、図１のパラレル／シリアル変換部１１ａの前段位置に逓倍器４４ａが追加されており、パラレル／シリアル変換部１１ｂの前段位置に分周器２４ｂが追加されている点で、実施形態１のパラレル／シリアル変換回路１０と異なっているが、この他の構成については同様である。
【０１０９】
パラレル／シリアル変換回路６０は、一方のパラレル／シリアル変換部６１ａのパラレルデータ信号の周波数：Ｆｐａ（Ｈｚ）、パラレルデータ信号のビット数：Ｎａ（ｂｉｔ）、他方のパラレル／シリアル変換部６１ｂのパラレルデータ信号の周波数：Ｆｐｂ（Ｈｚ）、パラレルデータ信号のビット数：Ｎｂ（ｂｉｔ）とした場合、クロック発生器１２からＦｐａ×Ｎａ（Ｈｚ）よりも低く、Ｆｐｂ×Ｎｂ（Ｈｚ）よりも大きい固定の周波数を有する固定発振クロック６２を発振し、後段の各ブロックに入力する。
【０１１０】
一方のパラレル／シリアル変換部６１ａには、上記生成された固定の周波数を有する固定発振クロック６２が逓倍器４４ａに入力され、逓倍された出力信号４３ａをパラレル／シリアル変換用クロックとして使用する。そして、該出力信号４３ａとパラレルデータ信号用クロック１ａとがロード信号生成回路１３ａに入力され、パラレル／シリアル変換用クロックとしての出力信号４３ａを用いてパラレルデータ信号用クロック１ａが入力される毎に生成されるロード信号２ａを出力する。このとき、ロード信号２ａが入力されることにより、パラレルデータ信号入力毎に、パラレル／シリアル変換用クロックとしての出力信号４３ａを計数するためのカウンタ１４ａおよびパラレル／シリアル変換を行うシフトレジスタ１６ａの動作が開始される。
【０１１１】
続いて、カウンタ１４ａには、上記ロード信号２ａとパラレル／シリアル変換用クロックとしての出力信号４３ａとが入力される。
【０１１２】
カウンタ１４ａは、動作を開始し、パラレル／シリアル変換用クロックについてパラレルデータ信号のビット数分：Ｎａ個のみ計数を行うとともに、計数開始から終了までのカウンタ動作期間に出力されるイネーブル信号３ａを生成する。このとき、イネーブル信号３ａによって、後段のアンド回路１５ａにおけるシリアルクロック４ａの生成期間を制御するとともに、後段のパラレル／シリアル変換を行うシフトレジスタ１６ａの動作期間を制御して、パラレルビット数分のみのシリアル変換を行う。これにより、シフトレジスタ１６ａが必要以上に動作することを抑止し、不要なシリアル信号の生成を防ぐことができる。
【０１１３】
アンド回路１５ａには、上記イネーブル信号３ａとパラレル／シリアル変換用クロックとしての出力信号４３ａとが入力され、シリアル信号用クロック４ａが生成される。
【０１１４】
シフトレジスタ１６ａは、上記ロード信号２ａが入力されることによって動作を開始し、上記イネーブル信号３ａが入力される期間のみ動作する。そして、イネーブル信号３ａが入力される期間、入力されてくるＮａ（ｂｉｔ）のパラレルデータ信号７ａを、パラレル／シリアル変換用クロックの１周期毎に時系列なシリアルデータ６ａに変換して出力する。
【０１１５】
他方のパラレル／シリアル変換部６１ｂにおいては、クロック発生器１２より発振される固定の周波数を有する固定発振クロック６２を、一方のパラレル／シリアル変換部６１ａと共有している。そして、固定発振クロック６２が分周器２４ｂに入力され、分周された出力信号２３ｂがパラレル／シリアル変換用クロックとして、一方のパラレル／シリアル変換部６１ａと同様に後段の各ブロックに入力されることにより、パラレル／シリアル変換が行われる。
【０１１６】
本実施形態のパラレル／シリアル変換回路では、以上のように、Ｆｐａ×Ｎａ（Ｈｚ）より相当小さく、Ｆｐｂ×Ｎｂ（Ｈｚ）より相当大きい周波数を有する固定のクロック信号を各パラレル／シリアル変換部に入力している。そして、上記実施形態１のパラレル／シリアル変換回路１０の前段位置に、一方のパラレル／シリアル変換部６１ａが逓倍器４４ａを備えており、他方のパラレル／シリアル変換部６１ｂが分周器２４ｂを備えている。
【０１１７】
これにより、一方のパラレル／シリアル変換部６１ａにおいては、共有クロックを、逓倍器４４ａによってＦｐａ×Ｎａ（Ｈｚ）以上に調整してパラレル／シリアル変換用クロックとして使用し、他方のパラレル／シリアル変換部６１ｂにおいては、分周器２４ｂによってＦｐｂ×Ｎｂ（Ｈｚ）以上という条件を保ちつつ、できるだけ小さい周波数になるように調整してパラレル／シリアル変換用クロックとして使用することができる。
【０１１８】
よって、上記実施形態１のパラレル／シリアル変換回路１０と同様に、パラレル／シリアル変換処理時間の短縮、回路規模の拡大抑制等の効果を得ることができるとともに、他方のパラレル／シリアル変換部６１ｂにおける消費電力および発熱量を低減できる。
【０１１９】
なお、上記各実施形態１〜６においては、２系統のパラレル／シリアル変換部を有するパラレル／シリアル変換回路について説明したが、本発明はこれに限定されるものではない。例えば、３系統以上のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路であっても、上記各実施形態と同様に、各パラレル／シリアル変換部において共有される内部クロックを用い、分周器、逓倍器等を介して各パラレル／シリアル変換部に最適なパラレル／シリアル変換用クロックを生成することにより、上記と同様の効果を得ることができる。
【０１２０】
また、本発明は、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとしてシリアルデータ速度（ｂｉｔ／ｓｅｃ）と異なる周波数のクロックを共用している事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２１】
また、本発明は、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとしてシリアルデータ速度（ｂｉｔ／ｓｅｃ）より高い周波数のクロックを共用している事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２２】
また、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとしてシリアルデータ速度（ｂｉｔ／ｓｅｃ）より高い周波数のクロックを共用し、シリアルデータ速度を可変できる分周器を備えた事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２３】
また、本発明は、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとしてシリアルデータ速度（ｂｉｔ／ｓｅｃ）より高い周波数のクロックを共用し、一方は前記分周器によりシリアルデータ速度を可変でき、他方はクロックをそのまま使用する事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２４】
また、本発明は、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとしてシリアルデータ速度（ｂｉｔ／ｓｅｃ）より低い周波数のクロックを共用している事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２５】
また、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとしてシリアルデータ速度（ｂｉｔ／ｓｅｃ）より低い周波数のクロックを共用し、逓倍器によりシリアルデータ速度を可変できる事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２６】
また、本発明は、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとして一方のシリアルデータ速度（ｂｉｔ／ｓｅｃ）より低く、他方のシリアルデータ速度より高い周波数のクロックを共用している事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２７】
また、本発明は、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとして一方のシリアルデータ速度（ｂｉｔ／ｓｅｃ）より低く、他方のシリアルデータ速度より高い周波数のクロックを共用し、一方は逓倍器によりシリアルデータ速度を可変でき、他方はクロックをそのまま使用する事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２８】
また、本発明は、２つのパラレル形式の入力デジタル信号をシリアル形式のデジタル信号に変換して出力するパラレル／シリアル変換器であって、パラレルデータのタイミングを示すクロック信号以外にクロック入力が不要であって、シリアルデータ出力用の内部クロックとして一方のシリアルデータ速度（ｂｉｔ／ｓｅｃ）より低く、他方のシリアルデータ速度より高い周波数のクロックを共用し、一方は逓倍器によりシリアルデータ速度を可変でき、他方は分周器によりシリアルデータ速度を可変できる事を特徴とするパラレル／シリアル変換回路と表現することもできる。
【０１２９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１３０】
【発明の効果】
本発明のパラレル／シリアル変換回路は、以上のように、各パラレル／シリアル変換部に入力される共有クロックを出力する、上記複数のパラレル／シリアル変換部に共通のクロック発生器を備えている構成である。
【０１３１】
それゆえ、パラレル／シリアル変換処理に要する時間を従来よりも短縮できるとともに、従来よりも簡易な回路構成でパラレル／シリアル変換処理を行うことができるという効果を奏する。
【０１３２】
さらに、例えば、各パラレル／シリアル変換部毎に入力されるパラレル形式のデジタル入力信号の周波数が互いに異なる場合や、各パラレル／シリアル変換部に入力されるパラレル形式のデジタル入力信号の周波数が変化した場合であっても、分周器あるいは逓倍器を用いて、共有クロックを各パラレル／シリアル変換部毎にパラレル／シリアル変換用クロックとして適切な周波数に調整することにより、パラレル／シリアル変換を行うことができる。
【０１３３】
上記各パラレル／シリアル変換部には、上記共有クロックに基づいて生成された、下記の関係式（１）を満たす周波数のパラレル／シリアル変換用クロックが入力されることがより好ましい。
Ｆ≧Ｆｐ×Ｎ・・・・・（１）
（ただし、Ｆはパラレル／シリアル変換用クロックの周波数、Ｆｐはパラレル形式のデジタル入力信号の周波数、Ｎはパラレル形式のデジタル入力信号のビット数とする。）
それゆえ、各パラレル／シリアル変換部に入力されるパラレル形式のデジタル入力信号の出力タイミングを示すクロックが変化した場合でも、上記関係式（１）を満たす周波数のパラレル／シリアル変換用クロックを入力することで、特別な対応をとることなく、パラレル／シリアル変換処理を実行できるという効果を奏する。
【０１３４】
上記複数のパラレル／シリアル変換部のうち、少なくとも一つのパラレル／シリアル変換部の前段には、上記共有クロックの周波数を変化させる分周器を備えていることがより好ましい。
【０１３５】
それゆえ、あるパラレル／シリアル変換部において、パラレル形式のデジタル入力信号の周波数とパラレル形式のデジタル入力信号のビット数との積よりもはるかに大きい共有クロックを使用する場合でも、上記関係式（１）を満たすように、分周器によって共有クロックの周波数を小さくしてパラレル／シリアル変換用クロックとして使用することで、回路全体での消費電力および発熱量を軽減しつつ、パラレル／シリアル変換処理を行うことができるという効果を奏する。
【０１３６】
上記複数のパラレル／シリアル変換部のうち、少なくとも一つのパラレル／シリアル変換部の前段には、上記共有クロックの周波数を変化させる逓倍器を備えていることがより好ましい。
【０１３７】
それゆえ、共有クロックとして、パラレル形式のデジタル入力信号の周波数とパラレル形式のデジタル入力信号のビット数との積よりも小さい周波数の共有クロックを使用する場合でも、逓倍器を用いて共有クロックの周波数を上記関係式（１）を満たすように大きくすることで、パラレル／シリアル変換用クロックとして使用することができる。よって、そのままではパラレル／シリアル変換用クロックとして使用できないような小さい周波数の共有クロックを使用して、パラレル／シリアル変換を行うことができるという効果を奏する。
【０１３８】
さらに、低い周波数の共有クロックを使用することで、共有クロックの発振回路の簡易化・低価格化が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路のブロック図である。
【図２】本発明の他の実施形態を示す２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路のブロック図である。
【図３】本発明のさらに他の実施形態を示す２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路のブロック図である。
【図４】本発明のさらに他の実施形態を示す２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路のブロック図である。
【図５】本発明のさらに他の実施形態を示す２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路のブロック図である。
【図６】本発明のさらに他の実施形態を示す２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路のブロック図である。
【図７】従来の２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路を使用した回路の一例を示すブロック図である。
【図８】従来の２系統のパラレル／シリアル変換部を備えたパラレル／シリアル変換回路の内部構成を示すブロック図である。
【符号の説明】
１ａ・１ｂ　　　パラレルデータ信号用クロック
２ａ・２ｂ　　　ロード信号
３ａ・３ｂ　　　イネーブル信号
４ａ・４ｂ　　　シリアル信号用クロック
５　　　　クロック信号（パラレル／シリアル変換用クロック）
６ａ・６ｂ　　　シリアルデータ信号（シリアル形式のデジタル出力信号）
７ａ・７ｂ　　　パラレルデータ信号（パラレル形式のデジタル入力信号）
１０　　　　パラレル／シリアル変換回路
１１ａ・１１ｂ　　　パラレル／シリアル変換部
１２　　　　クロック発生器
１３ａ・１３ｂ　　　ロード信号生成回路
１４ａ・１４ｂ　　　カウンタ
１５ａ・１５ｂ　　　アンド
１６ａ・１６ｂ　　　シフトレジスタ
２０　　　　パラレル／シリアル変換回路
２１ａ・２１ｂ　　　パラレル／シリアル変換部
２２　　　　固定発振クロック
２３ａ・２３ｂ　　　出力信号（パラレル／シリアル変換用クロック）
２４ａ・２４ｂ　　　分周器
３０　　　　パラレル／シリアル変換回路
３１ａ・３１ｂ　　　パラレル／シリアル変換部
３２　　　　固定発振クロック
３３　　　　出力信号（パラレル／シリアル変換用クロック）
４０　　　　パラレル／シリアル変換回路
４１ａ・４１ｂ　　　パラレル／シリアル変換部
４２　　　　固定発振クロック
４３ａ・４３ｂ　　　出力信号（パラレル／シリアル変換用クロック）
４４ａ・４４ｂ　　　逓倍器
５０　　　　パラレル／シリアル変換回路
５１ａ・５１ｂ　　　パラレル／シリアル変換部
５２　　　　パラレル／シリアル変換用クロック
６０　　　　パラレル／シリアル変換回路
６１ａ・６１ｂ　　　パラレル／シリアル変換部
６２　　　　パラレル／シリアル変換用クロック

Claims (4)

1. パラレル形式のデジタル入力信号をシリアル形式のデジタル出力信号に変換するパラレル／シリアル変換部を複数有しているパラレル／シリアル変換回路において、
   上記各パラレル／シリアル変換部に入力される共有クロックを出力する、上記複数のパラレル／シリアル変換部に共通のクロック発生器を備えていることを特徴とするパラレル／シリアル変換回路。
2. 上記各パラレル／シリアル変換部には、上記共有クロックに基づいて生成された、下記の関係式（１）を満たす周波数のパラレル／シリアル変換用クロックが入力されることを特徴とする請求項１に記載のパラレル／シリアル変換回路。
   Ｆ≧Ｆｐ×Ｎ・・・・・（１）
   （ただし、Ｆはパラレル／シリアル変換用クロックの周波数、Ｆｐはパラレル形式のデジタル入力信号の周波数、Ｎはパラレル形式のデジタル入力信号のビット数とする。）
3. 上記複数のパラレル／シリアル変換部のうち、少なくとも一つのパラレル／シリアル変換部の前段には、上記共有クロックの周波数を変化させる分周器を備えていることを特徴とする請求項２に記載のパラレル／シリアル変換回路。
4. 上記複数のパラレル／シリアル変換部のうち、少なくとも一つのパラレル／シリアル変換部の前段には、上記共有クロックの周波数を変化させる逓倍器を備えていることを特徴とする請求項２または３に記載のパラレル／シリアル変換回路。

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