JPH1155111A - 同期発振回路 - Google Patents
同期発振回路Info
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- JPH1155111A JPH1155111A JP9211593A JP21159397A JPH1155111A JP H1155111 A JPH1155111 A JP H1155111A JP 9211593 A JP9211593 A JP 9211593A JP 21159397 A JP21159397 A JP 21159397A JP H1155111 A JPH1155111 A JP H1155111A
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- output pulse
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
づき正確な発振周波数をロックする同期発振回路を得る
ことにある。 【解決手段】 同期発振回路30は、入力パルス信号3
2を基準にして出力パルス信号34を発振し、出力パル
ス信号34の立ち上がりまたは立ち下がりエッジに応答
して、入力パルス信号32と出力パルス信号34の位相
を比較する位相比較器36を設けて、この位相比較器3
6の比較結果に基づいて、Kカウンタ38、I/Dカウ
ンタ40およびNカウンタ42により出力パルス信号3
4を入力パルス信号32に追従させてロックする。
Description
通信装置、情報処理装置などに使用されるパルスの同期
発振回路に関する。特に、フェーズロックループ(PL
L)を用いて入力パルス信号を基準とする周波数で出力
パルス信号を出力する同期発振回路に関する。
をPLLの参照入力端子に入力して、この入力パルス信
号に追従させて入力パルス信号を基準とする発振周波数
で出力パルス信号を出力させていた。
図である。図において、同期発振回路1は、64KHz
と8KHzを複合した基幹クロック源からバイポーラク
ロックを入力するバイポーラユニポーラ変換器2、この
バイポーラユニポーラ変換器2で抽出した8KHzのク
ロック信号の論理パターンから8KHzのクロック開始
点を検出するバイオレーション検出器3、このバイオレ
ーション検出器3から入力クロック信号を受信するPL
L部4を備え、PLL部4は、参照入力端子から受信し
た8KHzの入力クロック信号とV端子6から帰還入力
する出力パルス信号とを位相比較器7で位相比較し、こ
の位相差に対応する電圧をフィルタ8を介して電圧制御
発振器9に入力して12.624MHzを発振させてい
た。また、発振させた12.624MHzのクロックを
分周器10で1578分の1に分周させてから、8KH
zの出力パルス信号を上述のV端子6へ帰還入力し、同
様に出力端子11へ出力させていた。
イミングチャートである。図において、PLL部4は、
参照入力端子5のR側12の入力パルス信号に追従する
V端子6のV側13の出力パルス信号を出力していた。
このR側12の入力パルス信号は、8KHzの周期内で
複数の矩形波を出力するが、この入力パルス信号にノイ
ズ14が混入すると、V側13の出力パルス信号はノイ
ズ14に追従して8KHzより短い周期で矩形波15を
出力することとなる。また、正規の8KHzの入力パル
ス信号16がR側12に現れると、V側13の出力パル
ス信号は誤った矩形波17を出力していた。さらに、正
規の入力パルス信号18がR側12に現れると、この入
力パルス信号18に追従してV側13の出力パルス信号
19を正規の8KHzへ戻るように制御していた。
同期発振回路1は、8KHzの周期内で複数の矩形波を
出力する入力パルス信号を常時監視して、矩形波が現れ
る度に出力パルス信号を追従させていたので、ノイズが
入力パルス信号に混入した場合、入力パルス信号に同期
したタイムスロットのデジタル情報を誤った周期で他の
伝送装置に転送するという欠点があった。
場合も正確なバイオレーション検出ができず、PLL部
4の発振周波数に大きな誤差が生じる欠点があった。
ものであって、入力パルス信号のサンプリング期間を限
定して、入力パルス信号と出力パルス信号の位相比較を
することにより、ノイズによる誤動作を防止することに
ある。
利用してPLL部を駆動しながら、PLL部の出力パル
ス信号をエッジトリガのクロックとしてPLL部で位相
比較し、ノイズによる誤動作を防止することにある。
も、入力パルス信号の論理パターンを複数周期に亘り比
較して、入力パルス信号に影響させない同期発振回路を
提供することにある。
にこの発明に係る同期発振回路は、フェーズロックルー
プの入力パルス信号を基準にして出力パルス信号を発振
し、該出力パルス信号の立ち上がりまたは立ち下がりエ
ッジに応答して、該入力パルス信号と該出力パルス信号
の位相を比較する位相比較器を備えるものである。
位相を比較する位相比較器を有するデジタルフェーズロ
ックループと、デジタルフェーズロックループの出力パ
ルス信号に含まれるリップル成分を除去する濾過器と、
濾過器に接続され入力パルス信号より高い周波数の基準
クロック信号を出力する電圧制御発振器と、基準クロッ
ク信号で駆動されデジタルフェーズロックループの出力
パルス信号の立ち上がりまたは立ち下がりエッジに応答
して、入力パルス信号と出力パルス信号の位相を比較す
る前記デジタルフェーズロックループとを備えるもので
ある。
振器を有するフェーズロックループにより入力パルス信
号を基準とする周波数で出力パルス信号を出力する同期
発振回路は、所定周期で入力する複合パルス信号の論理
パターンを予め記憶し該論理パターンと複合パルス信号
とを複数周期に亘り比較するパターン一致検出回路と、
該パターン一致検出回路の比較結果に基づいて自走カウ
ンタを初期化し、該自走カウンタから入力パルス信号を
フェーズロックループへ入力するものである。
がりまたは立ち下がりエッジトリガの出力パルス信号に
同期させて、入力パルス信号をサンプリングし位相比較
することができる。
準クロック信号でPLL部を駆動し、立ち上がりまたは
立ち下がりエッジトリガの出力パルス信号に同期させ
て、入力パルス信号と出力パルス信号の位相比較をする
ことができる。
に基づく自走カウンタのリセットを防止して、正規の複
合パルス信号が連続して入力するまで、自走カウンタの
出力パルスをPLL部へ入力することができる。
適な実施の形態について説明する。この回路は、特に制
限はないが、基幹パルス源に接続された伝送装置用に構
成されている。
回路を内蔵する伝送システム20のブロック図である。
図において、伝送システム20は、日本全国に基幹パル
スを供給する基準発振器22、基幹パルスを伝送する銅
線などの金属線または光ファイバからなる基幹パルス源
24、この基幹パルス源24と複数の伝送装置26とを
それぞれ接続するインターフェース28を備え、インタ
ーフェース28は64KHzと8KHzのバイポーラク
ロックを供給し、各伝送装置26相互間で6.312M
bpsの速度のデジタル情報化したタイムスロットを交
換することができる。このタイムスロットの交換は、各
伝送装置26に供給された基幹パルスに同期させて送信
および受信をすることができる。
回路30のブロック図である。図において、同期発振回
路30は、PLLの入力パルス信号32を基準にして出
力パルス信号34を発振し、出力パルス信号34の立ち
上がりまたは立ち下がりエッジに応答して、入力パルス
信号32と出力パルス信号34の位相を比較する位相比
較器36を備え、この比較器36はイクシクルーシブオ
ア(EX−OR)回路とJ−Kフリップフロップを使用
したエッジコントロール回路で構成され、EX−ORと
フリップフロップの両方若しくは単独で位相比較する。
この比較器36の比較結果に基づきカウントアップまた
はカウントダウンするKカウンタ38からキャリーのC
A信号若しくはボローのBO信号を出力させ、このCA
信号またはBO信号によってI/Dカウンタ40を制御
する。I/Dカウンタ40はCLK端子から入力する1
2.624MHzの周波数のクロックを分周して出力
し、このクロックをさらにNカウンタ42でN分の1に
分周して上述の出力パルス信号34を出力することがで
きる。同期発振回路30は、この出力パルス信号34を
上述の位相比較器36に帰還入力し、入力パルス信号3
2と位相比較して出力パルス信号34の位相を固定する
ことができる。Kカウンタ設定スイッチ44は、同期発
振回路30のロックレンジをプログラムするために、K
カウンタ38の分周比を23から217までの値に設定す
ることができる。
期発振回路50のブロック図である。図において、同期
発振回路50は、入力パルス信号32と出力パルス信号
34の位相を比較する位相比較器を有するデジタルフェ
ーズロックループ(DPLL)52と、デジタルフェー
ズロックループ52の出力パルス信号34に含まれるリ
ップル成分を除去するローパスフィルタ54と、ローパ
スフィルタ54に接続され入力パルス信号32より高い
周波数の基準クロック信号56を出力する電圧制御発振
器58とを備え、デジタルフェーズロックループ52
は、基準クロック信号56で駆動されデジタルフェーズ
ロックループ52の出力パルス信号34の立ち上がりま
たは立ち下がりエッジトリガのクロックに応答して、入
力パルス信号32と出力パルス信号34の位相を比較し
て出力パルス信号34を入力パルス信号32に追従させ
るようにロックすることができる。例えば、64KHz
と8KHzの複合バイポーラクロックを基幹パルス源か
らI/F28を通じてB/U変換器60に入力し、8K
Hzと64KHzの2つのユニポーラクロックへ変換す
る。そして8KHz周期の間に現れる複数の矩形波クロ
ックを抽出する。バイオレーション検出器62は、この
抽出された複数クロックの論理パターンに基づき8KH
z周期のクロック開始点を検出する。
DPLL52は、入力パルス信号32と出力パルス信号
34を入力し、Kカウンタ設定スイッチ44の値に基づ
いてパルスの追従速度が定められ、基準クロック信号5
6に同期して動作し、入力パルス信号32と出力パルス
信号34のサンプリングは、出力パルス信号34の立ち
上がりエッジトリガに同期して実行される。このエッジ
トリガを使用することによりロック状態のDPLL52
は、出力パルス信号34の立ち上がり周期に合わせて入
力パルス信号32に追従することができる。言い換えれ
ば、この出力パルス信号34の立ち上がり周期以外の入
力パルス信号32の状態に無関係にロック状態を維持す
ることができる。したがって、8KHzの周期の間にノ
イズが入力パルス信号32に入っても、このノイズ信号
に出力パルス信号34が追従することがない。
ルス信号34のタイミングチャートである。図におい
て、入力パルス信号32は、8KHz周期で矩形波クロ
ックを出力し、出力パルス信号34は、入力パルス信号
32との位相差に応じて立ち上がりエッジのタイミング
が変化する。すなわち、ロック状態のDPLL52は、
出力パルス信号34のクロック70の立ち上がりエッジ
トリガに応答して、入力パルス信号32のクロック72
をサンプリングし、次の出力パルス信号34のクロック
74を追従させることができる。このクロック74が立
ち上がるまで、入力パルス信号32の論理状態は無視さ
れ、したがって、ノイズ76、77、78が入力パルス
信号32に混入しても、DPLL52の出力パルス信号
34はこのノイズに追従することがない。引き続き、D
PLL52は出力パルス信号34のクロック74の立ち
上がりエッジトリガに応答して、入力パルス信号32の
クロック80をサンプリングし、次の出力パルス信号3
4のクロック86を追従させ、ロックさせることができ
る。この8KHz周期の間に混入するノイズ82に対し
ても同様に無視することができ、クロック86はノイズ
に対して追従することがない。さらに、DPLL52は
出力パルス信号34のクロック86の立ち上がりエッジ
トリガに応答して、入力パルス信号32のクロック84
をサンプリングし、次の出力パルス信号を追従させ、ロ
ックさせることができる。さらにまた、図中のKカウン
タ設定スイッチ44の値は、入出力パルス信号32、3
4の位相差に応じて、ロックスピードを可変させる値、
若しくは、Kカウンタの分周比誤差に基づくジッタ成分
に相当する値である。つまり、DPLL52の入出力パ
ルス信号32、34が同相にロックされていても、この
分周誤差により入力パルス信号32と出力パルス信号3
4の位相が若干ずれるため、Kカウンタ設定スイッチ4
4の値mを±2にプログラマブルにしたものである。
期発振回路92のブロック図である。図において、同期
発振回路92は、位相比較器にJ−Kフリップフロップ
回路94を使用したものである。このJ−Kフリップフ
ロップ回路94は、K端子96に入力パルス信号32を
入力し、J端子98に出力パルス信号34を入力する。
また、入出力パルス信号32、34のサンプリングを出
力パルス信号34の立ち上がりエッジトリガのクロック
で実行することができる。さらに、Kカウンタ38、I
/Dカウンタ40およびNカウンタ42は上記DPLL
52と同様の動作をするため、詳細な動作説明は省略す
る。
期発振回路100のブロック図である。図において、位
相比較器7、フィルタ8、電圧制御発振器9を有するフ
ェーズロックループにより入力パルス信号5を基準とす
る周波数で出力パルス信号6を出力する同期発振回路1
00は、所定周期で入力する複合パルス信号101の論
理パターンを予め記憶しこの論理パターンと複合パルス
信号101とを複数周期に亘り比較するパターン一致検
出回路103と、このパターン一致検出回路103の比
較結果に基づいて自走カウンタ102を初期化し、この
自走カウンタ102から入力パルス信号5をフェーズロ
ックループへ入力することができる。本実施の形態によ
っては、パルス源に外来ノイズが混入しても、パターン
一致検出回路103が2回周期以上に亘って予めEEP
ROMやRAMなどに予め記憶した論理パターンと複合
パルス信号101が一致しない限り、自走カウンタ10
2を初期化しないので、ノイズの入った誤り矩形波クロ
ックに対応して出力パルス信号6を追従させることがな
い。つまり、誤り矩形クロックと無関係にカウントアッ
プ若しくはカウントダウンする自走カウンタ102でク
ロック106を1/1578に分周し、出力から次段へ
の入力パルス信号5を出力することができる。さらに、
前回の論理パターンと現在の論理パターンが一致する
か、予め記憶した論理パターンと前回若しくは現在の論
理パターンが一致する正確な論理パターンが入力された
場合は、この自走カウンタ102の初期化端子104に
パターン一致検出信号を入力して、直ちに正確な基準ク
ロックに対応する位相で出力パルス信号6をロックする
ことができる。
ングチャートである。図において、複合パルス信号10
1は、64KHzと8KHzのユニポーラクロックであ
る。8KHz周期で所定の論理パターンを繰り返す正側
のクロックは、基準電位に対してプラス電位であり、6
4KHz周期で所定の論理パターンを繰り返す負側のク
ロックは、基準電位に対してマイナス電位である。ま
た、バイポーラユニポーラ変換器2のクロックは、これ
ら正と負のクロックを分離して、64KHzと8KHz
のそれぞれの周期で出力される正側と負側の矩形波クロ
ックである。さらに、パターン一致検出回路103は、
例えば、バイポーラユニポーラ変換部で正側のクロック
のみ64KHzクロックでサンプリングして抽出された
矩形波クロックの論理パターン112と予め記憶した論
理パターンとを複数の周期に亘って比較して、両者が一
致するか否かを判断する。具体的には、8KHzの周期
で繰り返される論理パターンが2進数の0010101
011である場合、外来ノイズ14が複合パルス信号1
01に入ってパターンが一致しない期間110が発生し
たときは、自走カウンタ102を初期化する信号104
は論理1のプラスの電位114を維持し、2回目のパタ
ーン一致を検出する期間118で、論理パターン112
と予め記憶した論理パターンとが一致したときは、自走
カウンタ102を初期化120する信号104を1クロ
ックだけ論理0にすることができる。この様に正確な論
理パターンだけを抽出して、自走カウンタ102を初期
化するので、フェーズロックループの位相比較部R信号
115とV信号116を同相にロックすることができ、
従来では外来ノイズ14を起因として発生するバイオレ
ーションと誤認識したR側の入力パルス信号122やこ
の誤った入力パルス信号122に基づいてV側の出力パ
ルス信号6の誤り追従動作124を有効に防止すること
ができる。したがって、外来ノイズ14が除去されてか
ら2回目のパルスパターンの一致が検出され自走カウン
タ102が初期化された時点から、位相比較部のR側の
入力パルス信号115とV側の出力パルス信号116は
期間124から徐々に位相差を0にロックすることがで
きる。
に接続された伝送装置用の同期発振回路について説明し
たが、本発明は、上記のような伝送装置以外の構内電話
交換装置や同一筐体内に挿抜する回路基板相互のクロッ
ク同期用にも適用することができる。また、基幹パルス
源は電気的な信号に限らず光通信用の光学信号若しくは
赤外線、レーザ発信信号に適用できることは勿論であ
る。さらに、PLLはデジタル系とアナログ系の回路を
利用することができ、さらにまた、デジタルPLLをデ
ジタル論理回路で構成するものについて説明したが、こ
れに限定されず本発明の要旨を逸脱しない範囲で、デジ
タルシグナルプロセッサDSPを使用した同期発振回路
に適用できることは勿論である。
よれば、基幹パルス源若しくはユーザ側の装置の伝送ラ
インに外来ノイズが混入しても、正確な同期発振周波数
を得ることができる。
ても、自走カウンタで発振周波数をロックするので、正
確な発振周波数にロックすることができる。
置相互間の発振クロックを同期させて相互にデータを伝
送することができる。
ブロック図である。
ロック図である。
ロック図である。
ク図である。
イミングチャートである。
のブロック図である。
のブロック図である。
のタイミングチャートである。
ングチャートである。
力パルス信号、36位相比較器、38 Kカウンタ、4
0 I/Dカウンタ、42 Nカウンタ。
Claims (3)
- 【請求項1】 フェーズロックループの入力パルス信号
を基準にして出力パルス信号を発振する同期発振回路で
あって、該出力パルス信号の立ち上がりまたは立ち下が
りエッジに応答して、該入力パルス信号と該出力パルス
信号の位相を比較する位相比較器を備えることを特徴と
する同期発振回路。 - 【請求項2】 入力パルス信号と出力パルス信号の位相
を比較する位相比較器を有するデジタルフェーズロック
ループと、 前記デジタルフェーズロックループの出力パルス信号に
含まれるリップル成分を除去する濾過器と、 前記濾過器に接続され、前記入力パルス信号より高い周
波数の基準クロック信号を出力する電圧制御発振器と、 前記基準クロック信号で駆動され、前記デジタルフェー
ズロックループの出力パルス信号の立ち上がりまたは立
ち下がりエッジに応答して、前記入力パルス信号と前記
出力パルス信号の位相を比較する前記デジタルフェーズ
ロックループと、 を備えることを特徴とする同期発振回路。 - 【請求項3】 位相比較器、濾過器、電圧制御発振器を
有するフェーズロックループにより入力パルス信号を基
準とする周波数で出力パルス信号を出力する同期発振回
路であって、所定周期で入力する複合パルス信号の論理
パターンを予め記憶し該論理パターンと複合パルス信号
とを複数周期に亘り比較するパターン一致検出回路と、
該パターン一致検出回路の比較結果に基づいて自走カウ
ンタを初期化し、該自走カウンタから入力パルス信号を
前記フェーズロックループへ入力することを特徴とする
同期発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21159397A JP3810185B2 (ja) | 1997-08-06 | 1997-08-06 | 同期発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21159397A JP3810185B2 (ja) | 1997-08-06 | 1997-08-06 | 同期発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1155111A true JPH1155111A (ja) | 1999-02-26 |
JP3810185B2 JP3810185B2 (ja) | 2006-08-16 |
Family
ID=16608342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21159397A Expired - Lifetime JP3810185B2 (ja) | 1997-08-06 | 1997-08-06 | 同期発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3810185B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007159991A (ja) * | 2005-12-16 | 2007-06-28 | Olympus Medical Systems Corp | 内視鏡用信号処理装置 |
JP2009033326A (ja) * | 2007-07-25 | 2009-02-12 | Hitachi Information & Communication Engineering Ltd | パケット伝送装置及び方法 |
-
1997
- 1997-08-06 JP JP21159397A patent/JP3810185B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007159991A (ja) * | 2005-12-16 | 2007-06-28 | Olympus Medical Systems Corp | 内視鏡用信号処理装置 |
JP4511454B2 (ja) * | 2005-12-16 | 2010-07-28 | オリンパスメディカルシステムズ株式会社 | 内視鏡用信号処理装置 |
JP2009033326A (ja) * | 2007-07-25 | 2009-02-12 | Hitachi Information & Communication Engineering Ltd | パケット伝送装置及び方法 |
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---|---|
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