JPH1155111A - 同期発振回路 - Google Patents
同期発振回路Info
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- JPH1155111A JPH1155111A JP9211593A JP21159397A JPH1155111A JP H1155111 A JPH1155111 A JP H1155111A JP 9211593 A JP9211593 A JP 9211593A JP 21159397 A JP21159397 A JP 21159397A JP H1155111 A JPH1155111 A JP H1155111A
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- pulse signal
- output pulse
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- oscillation circuit
- synchronous oscillation
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 外来ノイズに影響されず、基幹パルス源に基
づき正確な発振周波数をロックする同期発振回路を得る
ことにある。 【解決手段】 同期発振回路３０は、入力パルス信号３
２を基準にして出力パルス信号３４を発振し、出力パル
ス信号３４の立ち上がりまたは立ち下がりエッジに応答
して、入力パルス信号３２と出力パルス信号３４の位相
を比較する位相比較器３６を設けて、この位相比較器３
６の比較結果に基づいて、Ｋカウンタ３８、Ｉ／Ｄカウ
ンタ４０およびＮカウンタ４２により出力パルス信号３
４を入力パルス信号３２に追従させてロックする。
づき正確な発振周波数をロックする同期発振回路を得る
ことにある。 【解決手段】 同期発振回路３０は、入力パルス信号３
２を基準にして出力パルス信号３４を発振し、出力パル
ス信号３４の立ち上がりまたは立ち下がりエッジに応答
して、入力パルス信号３２と出力パルス信号３４の位相
を比較する位相比較器３６を設けて、この位相比較器３
６の比較結果に基づいて、Ｋカウンタ３８、Ｉ／Ｄカウ
ンタ４０およびＮカウンタ４２により出力パルス信号３
４を入力パルス信号３２に追従させてロックする。
Description
【０００１】
【発明の属する技術分野】本発明は電話交換装置、電気
通信装置、情報処理装置などに使用されるパルスの同期
発振回路に関する。特に、フェーズロックループ（ＰＬ
Ｌ）を用いて入力パルス信号を基準とする周波数で出力
パルス信号を出力する同期発振回路に関する。
通信装置、情報処理装置などに使用されるパルスの同期
発振回路に関する。特に、フェーズロックループ（ＰＬ
Ｌ）を用いて入力パルス信号を基準とする周波数で出力
パルス信号を出力する同期発振回路に関する。
【０００２】
【従来の技術】従来の同期発振回路は、入力パルス信号
をＰＬＬの参照入力端子に入力して、この入力パルス信
号に追従させて入力パルス信号を基準とする発振周波数
で出力パルス信号を出力させていた。
をＰＬＬの参照入力端子に入力して、この入力パルス信
号に追従させて入力パルス信号を基準とする発振周波数
で出力パルス信号を出力させていた。
【０００３】図９は、従来の同期発振回路１のブロック
図である。図において、同期発振回路１は、６４ＫＨｚ
と８ＫＨｚを複合した基幹クロック源からバイポーラク
ロックを入力するバイポーラユニポーラ変換器２、この
バイポーラユニポーラ変換器２で抽出した８ＫＨｚのク
ロック信号の論理パターンから８ＫＨｚのクロック開始
点を検出するバイオレーション検出器３、このバイオレ
ーション検出器３から入力クロック信号を受信するＰＬ
Ｌ部４を備え、ＰＬＬ部４は、参照入力端子から受信し
た８ＫＨｚの入力クロック信号とＶ端子６から帰還入力
する出力パルス信号とを位相比較器７で位相比較し、こ
の位相差に対応する電圧をフィルタ８を介して電圧制御
発振器９に入力して１２．６２４ＭＨｚを発振させてい
た。また、発振させた１２．６２４ＭＨｚのクロックを
分周器１０で１５７８分の１に分周させてから、８ＫＨ
ｚの出力パルス信号を上述のＶ端子６へ帰還入力し、同
様に出力端子１１へ出力させていた。
図である。図において、同期発振回路１は、６４ＫＨｚ
と８ＫＨｚを複合した基幹クロック源からバイポーラク
ロックを入力するバイポーラユニポーラ変換器２、この
バイポーラユニポーラ変換器２で抽出した８ＫＨｚのク
ロック信号の論理パターンから８ＫＨｚのクロック開始
点を検出するバイオレーション検出器３、このバイオレ
ーション検出器３から入力クロック信号を受信するＰＬ
Ｌ部４を備え、ＰＬＬ部４は、参照入力端子から受信し
た８ＫＨｚの入力クロック信号とＶ端子６から帰還入力
する出力パルス信号とを位相比較器７で位相比較し、こ
の位相差に対応する電圧をフィルタ８を介して電圧制御
発振器９に入力して１２．６２４ＭＨｚを発振させてい
た。また、発振させた１２．６２４ＭＨｚのクロックを
分周器１０で１５７８分の１に分周させてから、８ＫＨ
ｚの出力パルス信号を上述のＶ端子６へ帰還入力し、同
様に出力端子１１へ出力させていた。
【０００４】図１０は、上記従来の同期発振回路１のタ
イミングチャートである。図において、ＰＬＬ部４は、
参照入力端子５のＲ側１２の入力パルス信号に追従する
Ｖ端子６のＶ側１３の出力パルス信号を出力していた。
このＲ側１２の入力パルス信号は、８ＫＨｚの周期内で
複数の矩形波を出力するが、この入力パルス信号にノイ
ズ１４が混入すると、Ｖ側１３の出力パルス信号はノイ
ズ１４に追従して８ＫＨｚより短い周期で矩形波１５を
出力することとなる。また、正規の８ＫＨｚの入力パル
ス信号１６がＲ側１２に現れると、Ｖ側１３の出力パル
ス信号は誤った矩形波１７を出力していた。さらに、正
規の入力パルス信号１８がＲ側１２に現れると、この入
力パルス信号１８に追従してＶ側１３の出力パルス信号
１９を正規の８ＫＨｚへ戻るように制御していた。
イミングチャートである。図において、ＰＬＬ部４は、
参照入力端子５のＲ側１２の入力パルス信号に追従する
Ｖ端子６のＶ側１３の出力パルス信号を出力していた。
このＲ側１２の入力パルス信号は、８ＫＨｚの周期内で
複数の矩形波を出力するが、この入力パルス信号にノイ
ズ１４が混入すると、Ｖ側１３の出力パルス信号はノイ
ズ１４に追従して８ＫＨｚより短い周期で矩形波１５を
出力することとなる。また、正規の８ＫＨｚの入力パル
ス信号１６がＲ側１２に現れると、Ｖ側１３の出力パル
ス信号は誤った矩形波１７を出力していた。さらに、正
規の入力パルス信号１８がＲ側１２に現れると、この入
力パルス信号１８に追従してＶ側１３の出力パルス信号
１９を正規の８ＫＨｚへ戻るように制御していた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
同期発振回路１は、８ＫＨｚの周期内で複数の矩形波を
出力する入力パルス信号を常時監視して、矩形波が現れ
る度に出力パルス信号を追従させていたので、ノイズが
入力パルス信号に混入した場合、入力パルス信号に同期
したタイムスロットのデジタル情報を誤った周期で他の
伝送装置に転送するという欠点があった。
同期発振回路１は、８ＫＨｚの周期内で複数の矩形波を
出力する入力パルス信号を常時監視して、矩形波が現れ
る度に出力パルス信号を追従させていたので、ノイズが
入力パルス信号に混入した場合、入力パルス信号に同期
したタイムスロットのデジタル情報を誤った周期で他の
伝送装置に転送するという欠点があった。
【０００６】また、基幹クロック源にノイズが混入した
場合も正確なバイオレーション検出ができず、ＰＬＬ部
４の発振周波数に大きな誤差が生じる欠点があった。
場合も正確なバイオレーション検出ができず、ＰＬＬ部
４の発振周波数に大きな誤差が生じる欠点があった。
【０００７】本発明は、上記欠点を解消すべくなされた
ものであって、入力パルス信号のサンプリング期間を限
定して、入力パルス信号と出力パルス信号の位相比較を
することにより、ノイズによる誤動作を防止することに
ある。
ものであって、入力パルス信号のサンプリング期間を限
定して、入力パルス信号と出力パルス信号の位相比較を
することにより、ノイズによる誤動作を防止することに
ある。
【０００８】また、電圧制御発振器の高周波クロックを
利用してＰＬＬ部を駆動しながら、ＰＬＬ部の出力パル
ス信号をエッジトリガのクロックとしてＰＬＬ部で位相
比較し、ノイズによる誤動作を防止することにある。
利用してＰＬＬ部を駆動しながら、ＰＬＬ部の出力パル
ス信号をエッジトリガのクロックとしてＰＬＬ部で位相
比較し、ノイズによる誤動作を防止することにある。
【０００９】さらに、基幹パルス源にノイズが混入して
も、入力パルス信号の論理パターンを複数周期に亘り比
較して、入力パルス信号に影響させない同期発振回路を
提供することにある。
も、入力パルス信号の論理パターンを複数周期に亘り比
較して、入力パルス信号に影響させない同期発振回路を
提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
にこの発明に係る同期発振回路は、フェーズロックルー
プの入力パルス信号を基準にして出力パルス信号を発振
し、該出力パルス信号の立ち上がりまたは立ち下がりエ
ッジに応答して、該入力パルス信号と該出力パルス信号
の位相を比較する位相比較器を備えるものである。
にこの発明に係る同期発振回路は、フェーズロックルー
プの入力パルス信号を基準にして出力パルス信号を発振
し、該出力パルス信号の立ち上がりまたは立ち下がりエ
ッジに応答して、該入力パルス信号と該出力パルス信号
の位相を比較する位相比較器を備えるものである。
【００１１】また、入力パルス信号と出力パルス信号の
位相を比較する位相比較器を有するデジタルフェーズロ
ックループと、デジタルフェーズロックループの出力パ
ルス信号に含まれるリップル成分を除去する濾過器と、
濾過器に接続され入力パルス信号より高い周波数の基準
クロック信号を出力する電圧制御発振器と、基準クロッ
ク信号で駆動されデジタルフェーズロックループの出力
パルス信号の立ち上がりまたは立ち下がりエッジに応答
して、入力パルス信号と出力パルス信号の位相を比較す
る前記デジタルフェーズロックループとを備えるもので
ある。
位相を比較する位相比較器を有するデジタルフェーズロ
ックループと、デジタルフェーズロックループの出力パ
ルス信号に含まれるリップル成分を除去する濾過器と、
濾過器に接続され入力パルス信号より高い周波数の基準
クロック信号を出力する電圧制御発振器と、基準クロッ
ク信号で駆動されデジタルフェーズロックループの出力
パルス信号の立ち上がりまたは立ち下がりエッジに応答
して、入力パルス信号と出力パルス信号の位相を比較す
る前記デジタルフェーズロックループとを備えるもので
ある。
【００１２】さらに、位相比較器、濾過器、電圧制御発
振器を有するフェーズロックループにより入力パルス信
号を基準とする周波数で出力パルス信号を出力する同期
発振回路は、所定周期で入力する複合パルス信号の論理
パターンを予め記憶し該論理パターンと複合パルス信号
とを複数周期に亘り比較するパターン一致検出回路と、
該パターン一致検出回路の比較結果に基づいて自走カウ
ンタを初期化し、該自走カウンタから入力パルス信号を
フェーズロックループへ入力するものである。
振器を有するフェーズロックループにより入力パルス信
号を基準とする周波数で出力パルス信号を出力する同期
発振回路は、所定周期で入力する複合パルス信号の論理
パターンを予め記憶し該論理パターンと複合パルス信号
とを複数周期に亘り比較するパターン一致検出回路と、
該パターン一致検出回路の比較結果に基づいて自走カウ
ンタを初期化し、該自走カウンタから入力パルス信号を
フェーズロックループへ入力するものである。
【００１３】
【作用】上記構成を有するこの発明においては、立ち上
がりまたは立ち下がりエッジトリガの出力パルス信号に
同期させて、入力パルス信号をサンプリングし位相比較
することができる。
がりまたは立ち下がりエッジトリガの出力パルス信号に
同期させて、入力パルス信号をサンプリングし位相比較
することができる。
【００１４】また、入力パルス信号の周波数より高い基
準クロック信号でＰＬＬ部を駆動し、立ち上がりまたは
立ち下がりエッジトリガの出力パルス信号に同期させ
て、入力パルス信号と出力パルス信号の位相比較をする
ことができる。
準クロック信号でＰＬＬ部を駆動し、立ち上がりまたは
立ち下がりエッジトリガの出力パルス信号に同期させ
て、入力パルス信号と出力パルス信号の位相比較をする
ことができる。
【００１５】さらに、ノイズの混入した複合パルス信号
に基づく自走カウンタのリセットを防止して、正規の複
合パルス信号が連続して入力するまで、自走カウンタの
出力パルスをＰＬＬ部へ入力することができる。
に基づく自走カウンタのリセットを防止して、正規の複
合パルス信号が連続して入力するまで、自走カウンタの
出力パルスをＰＬＬ部へ入力することができる。
【００１６】
【発明の実施の形態】以下、図面に基づいて本発明の好
適な実施の形態について説明する。この回路は、特に制
限はないが、基幹パルス源に接続された伝送装置用に構
成されている。
適な実施の形態について説明する。この回路は、特に制
限はないが、基幹パルス源に接続された伝送装置用に構
成されている。
【００１７】図１は本発明の実施の形態に係る同期発振
回路を内蔵する伝送システム２０のブロック図である。
図において、伝送システム２０は、日本全国に基幹パル
スを供給する基準発振器２２、基幹パルスを伝送する銅
線などの金属線または光ファイバからなる基幹パルス源
２４、この基幹パルス源２４と複数の伝送装置２６とを
それぞれ接続するインターフェース２８を備え、インタ
ーフェース２８は６４ＫＨｚと８ＫＨｚのバイポーラク
ロックを供給し、各伝送装置２６相互間で６．３１２Ｍ
ｂｐｓの速度のデジタル情報化したタイムスロットを交
換することができる。このタイムスロットの交換は、各
伝送装置２６に供給された基幹パルスに同期させて送信
および受信をすることができる。
回路を内蔵する伝送システム２０のブロック図である。
図において、伝送システム２０は、日本全国に基幹パル
スを供給する基準発振器２２、基幹パルスを伝送する銅
線などの金属線または光ファイバからなる基幹パルス源
２４、この基幹パルス源２４と複数の伝送装置２６とを
それぞれ接続するインターフェース２８を備え、インタ
ーフェース２８は６４ＫＨｚと８ＫＨｚのバイポーラク
ロックを供給し、各伝送装置２６相互間で６．３１２Ｍ
ｂｐｓの速度のデジタル情報化したタイムスロットを交
換することができる。このタイムスロットの交換は、各
伝送装置２６に供給された基幹パルスに同期させて送信
および受信をすることができる。
【００１８】図２は本発明の実施の形態に係る同期発振
回路３０のブロック図である。図において、同期発振回
路３０は、ＰＬＬの入力パルス信号３２を基準にして出
力パルス信号３４を発振し、出力パルス信号３４の立ち
上がりまたは立ち下がりエッジに応答して、入力パルス
信号３２と出力パルス信号３４の位相を比較する位相比
較器３６を備え、この比較器３６はイクシクルーシブオ
ア（ＥＸ−ＯＲ）回路とＪ−Ｋフリップフロップを使用
したエッジコントロール回路で構成され、ＥＸ−ＯＲと
フリップフロップの両方若しくは単独で位相比較する。
この比較器３６の比較結果に基づきカウントアップまた
はカウントダウンするＫカウンタ３８からキャリーのＣ
Ａ信号若しくはボローのＢＯ信号を出力させ、このＣＡ
信号またはＢＯ信号によってＩ／Ｄカウンタ４０を制御
する。Ｉ／Ｄカウンタ４０はＣＬＫ端子から入力する１
２．６２４ＭＨｚの周波数のクロックを分周して出力
し、このクロックをさらにＮカウンタ４２でＮ分の１に
分周して上述の出力パルス信号３４を出力することがで
きる。同期発振回路３０は、この出力パルス信号３４を
上述の位相比較器３６に帰還入力し、入力パルス信号３
２と位相比較して出力パルス信号３４の位相を固定する
ことができる。Ｋカウンタ設定スイッチ４４は、同期発
振回路３０のロックレンジをプログラムするために、Ｋ
カウンタ３８の分周比を２3から２17までの値に設定す
ることができる。
回路３０のブロック図である。図において、同期発振回
路３０は、ＰＬＬの入力パルス信号３２を基準にして出
力パルス信号３４を発振し、出力パルス信号３４の立ち
上がりまたは立ち下がりエッジに応答して、入力パルス
信号３２と出力パルス信号３４の位相を比較する位相比
較器３６を備え、この比較器３６はイクシクルーシブオ
ア（ＥＸ−ＯＲ）回路とＪ−Ｋフリップフロップを使用
したエッジコントロール回路で構成され、ＥＸ−ＯＲと
フリップフロップの両方若しくは単独で位相比較する。
この比較器３６の比較結果に基づきカウントアップまた
はカウントダウンするＫカウンタ３８からキャリーのＣ
Ａ信号若しくはボローのＢＯ信号を出力させ、このＣＡ
信号またはＢＯ信号によってＩ／Ｄカウンタ４０を制御
する。Ｉ／Ｄカウンタ４０はＣＬＫ端子から入力する１
２．６２４ＭＨｚの周波数のクロックを分周して出力
し、このクロックをさらにＮカウンタ４２でＮ分の１に
分周して上述の出力パルス信号３４を出力することがで
きる。同期発振回路３０は、この出力パルス信号３４を
上述の位相比較器３６に帰還入力し、入力パルス信号３
２と位相比較して出力パルス信号３４の位相を固定する
ことができる。Ｋカウンタ設定スイッチ４４は、同期発
振回路３０のロックレンジをプログラムするために、Ｋ
カウンタ３８の分周比を２3から２17までの値に設定す
ることができる。
【００１９】図３は、本発明の他の実施の形態に係る同
期発振回路５０のブロック図である。図において、同期
発振回路５０は、入力パルス信号３２と出力パルス信号
３４の位相を比較する位相比較器を有するデジタルフェ
ーズロックループ（ＤＰＬＬ）５２と、デジタルフェー
ズロックループ５２の出力パルス信号３４に含まれるリ
ップル成分を除去するローパスフィルタ５４と、ローパ
スフィルタ５４に接続され入力パルス信号３２より高い
周波数の基準クロック信号５６を出力する電圧制御発振
器５８とを備え、デジタルフェーズロックループ５２
は、基準クロック信号５６で駆動されデジタルフェーズ
ロックループ５２の出力パルス信号３４の立ち上がりま
たは立ち下がりエッジトリガのクロックに応答して、入
力パルス信号３２と出力パルス信号３４の位相を比較し
て出力パルス信号３４を入力パルス信号３２に追従させ
るようにロックすることができる。例えば、６４ＫＨｚ
と８ＫＨｚの複合バイポーラクロックを基幹パルス源か
らＩ／Ｆ２８を通じてＢ／Ｕ変換器６０に入力し、８Ｋ
Ｈｚと６４ＫＨｚの２つのユニポーラクロックへ変換す
る。そして８ＫＨｚ周期の間に現れる複数の矩形波クロ
ックを抽出する。バイオレーション検出器６２は、この
抽出された複数クロックの論理パターンに基づき８ＫＨ
ｚ周期のクロック開始点を検出する。
期発振回路５０のブロック図である。図において、同期
発振回路５０は、入力パルス信号３２と出力パルス信号
３４の位相を比較する位相比較器を有するデジタルフェ
ーズロックループ（ＤＰＬＬ）５２と、デジタルフェー
ズロックループ５２の出力パルス信号３４に含まれるリ
ップル成分を除去するローパスフィルタ５４と、ローパ
スフィルタ５４に接続され入力パルス信号３２より高い
周波数の基準クロック信号５６を出力する電圧制御発振
器５８とを備え、デジタルフェーズロックループ５２
は、基準クロック信号５６で駆動されデジタルフェーズ
ロックループ５２の出力パルス信号３４の立ち上がりま
たは立ち下がりエッジトリガのクロックに応答して、入
力パルス信号３２と出力パルス信号３４の位相を比較し
て出力パルス信号３４を入力パルス信号３２に追従させ
るようにロックすることができる。例えば、６４ＫＨｚ
と８ＫＨｚの複合バイポーラクロックを基幹パルス源か
らＩ／Ｆ２８を通じてＢ／Ｕ変換器６０に入力し、８Ｋ
Ｈｚと６４ＫＨｚの２つのユニポーラクロックへ変換す
る。そして８ＫＨｚ周期の間に現れる複数の矩形波クロ
ックを抽出する。バイオレーション検出器６２は、この
抽出された複数クロックの論理パターンに基づき８ＫＨ
ｚ周期のクロック開始点を検出する。
【００２０】図４は上記ＤＰＬＬ５２の回路図である。
ＤＰＬＬ５２は、入力パルス信号３２と出力パルス信号
３４を入力し、Ｋカウンタ設定スイッチ４４の値に基づ
いてパルスの追従速度が定められ、基準クロック信号５
６に同期して動作し、入力パルス信号３２と出力パルス
信号３４のサンプリングは、出力パルス信号３４の立ち
上がりエッジトリガに同期して実行される。このエッジ
トリガを使用することによりロック状態のＤＰＬＬ５２
は、出力パルス信号３４の立ち上がり周期に合わせて入
力パルス信号３２に追従することができる。言い換えれ
ば、この出力パルス信号３４の立ち上がり周期以外の入
力パルス信号３２の状態に無関係にロック状態を維持す
ることができる。したがって、８ＫＨｚの周期の間にノ
イズが入力パルス信号３２に入っても、このノイズ信号
に出力パルス信号３４が追従することがない。
ＤＰＬＬ５２は、入力パルス信号３２と出力パルス信号
３４を入力し、Ｋカウンタ設定スイッチ４４の値に基づ
いてパルスの追従速度が定められ、基準クロック信号５
６に同期して動作し、入力パルス信号３２と出力パルス
信号３４のサンプリングは、出力パルス信号３４の立ち
上がりエッジトリガに同期して実行される。このエッジ
トリガを使用することによりロック状態のＤＰＬＬ５２
は、出力パルス信号３４の立ち上がり周期に合わせて入
力パルス信号３２に追従することができる。言い換えれ
ば、この出力パルス信号３４の立ち上がり周期以外の入
力パルス信号３２の状態に無関係にロック状態を維持す
ることができる。したがって、８ＫＨｚの周期の間にノ
イズが入力パルス信号３２に入っても、このノイズ信号
に出力パルス信号３４が追従することがない。
【００２１】図５は、上記入力パルス信号３２と出力パ
ルス信号３４のタイミングチャートである。図におい
て、入力パルス信号３２は、８ＫＨｚ周期で矩形波クロ
ックを出力し、出力パルス信号３４は、入力パルス信号
３２との位相差に応じて立ち上がりエッジのタイミング
が変化する。すなわち、ロック状態のＤＰＬＬ５２は、
出力パルス信号３４のクロック７０の立ち上がりエッジ
トリガに応答して、入力パルス信号３２のクロック７２
をサンプリングし、次の出力パルス信号３４のクロック
７４を追従させることができる。このクロック７４が立
ち上がるまで、入力パルス信号３２の論理状態は無視さ
れ、したがって、ノイズ７６、７７、７８が入力パルス
信号３２に混入しても、ＤＰＬＬ５２の出力パルス信号
３４はこのノイズに追従することがない。引き続き、Ｄ
ＰＬＬ５２は出力パルス信号３４のクロック７４の立ち
上がりエッジトリガに応答して、入力パルス信号３２の
クロック８０をサンプリングし、次の出力パルス信号３
４のクロック８６を追従させ、ロックさせることができ
る。この８ＫＨｚ周期の間に混入するノイズ８２に対し
ても同様に無視することができ、クロック８６はノイズ
に対して追従することがない。さらに、ＤＰＬＬ５２は
出力パルス信号３４のクロック８６の立ち上がりエッジ
トリガに応答して、入力パルス信号３２のクロック８４
をサンプリングし、次の出力パルス信号を追従させ、ロ
ックさせることができる。さらにまた、図中のＫカウン
タ設定スイッチ４４の値は、入出力パルス信号３２、３
４の位相差に応じて、ロックスピードを可変させる値、
若しくは、Ｋカウンタの分周比誤差に基づくジッタ成分
に相当する値である。つまり、ＤＰＬＬ５２の入出力パ
ルス信号３２、３４が同相にロックされていても、この
分周誤差により入力パルス信号３２と出力パルス信号３
４の位相が若干ずれるため、Ｋカウンタ設定スイッチ４
４の値ｍを±２にプログラマブルにしたものである。
ルス信号３４のタイミングチャートである。図におい
て、入力パルス信号３２は、８ＫＨｚ周期で矩形波クロ
ックを出力し、出力パルス信号３４は、入力パルス信号
３２との位相差に応じて立ち上がりエッジのタイミング
が変化する。すなわち、ロック状態のＤＰＬＬ５２は、
出力パルス信号３４のクロック７０の立ち上がりエッジ
トリガに応答して、入力パルス信号３２のクロック７２
をサンプリングし、次の出力パルス信号３４のクロック
７４を追従させることができる。このクロック７４が立
ち上がるまで、入力パルス信号３２の論理状態は無視さ
れ、したがって、ノイズ７６、７７、７８が入力パルス
信号３２に混入しても、ＤＰＬＬ５２の出力パルス信号
３４はこのノイズに追従することがない。引き続き、Ｄ
ＰＬＬ５２は出力パルス信号３４のクロック７４の立ち
上がりエッジトリガに応答して、入力パルス信号３２の
クロック８０をサンプリングし、次の出力パルス信号３
４のクロック８６を追従させ、ロックさせることができ
る。この８ＫＨｚ周期の間に混入するノイズ８２に対し
ても同様に無視することができ、クロック８６はノイズ
に対して追従することがない。さらに、ＤＰＬＬ５２は
出力パルス信号３４のクロック８６の立ち上がりエッジ
トリガに応答して、入力パルス信号３２のクロック８４
をサンプリングし、次の出力パルス信号を追従させ、ロ
ックさせることができる。さらにまた、図中のＫカウン
タ設定スイッチ４４の値は、入出力パルス信号３２、３
４の位相差に応じて、ロックスピードを可変させる値、
若しくは、Ｋカウンタの分周比誤差に基づくジッタ成分
に相当する値である。つまり、ＤＰＬＬ５２の入出力パ
ルス信号３２、３４が同相にロックされていても、この
分周誤差により入力パルス信号３２と出力パルス信号３
４の位相が若干ずれるため、Ｋカウンタ設定スイッチ４
４の値ｍを±２にプログラマブルにしたものである。
【００２２】図６は、本発明の他の実施の形態に係る同
期発振回路９２のブロック図である。図において、同期
発振回路９２は、位相比較器にＪ−Ｋフリップフロップ
回路９４を使用したものである。このＪ−Ｋフリップフ
ロップ回路９４は、Ｋ端子９６に入力パルス信号３２を
入力し、Ｊ端子９８に出力パルス信号３４を入力する。
また、入出力パルス信号３２、３４のサンプリングを出
力パルス信号３４の立ち上がりエッジトリガのクロック
で実行することができる。さらに、Ｋカウンタ３８、Ｉ
／Ｄカウンタ４０およびＮカウンタ４２は上記ＤＰＬＬ
５２と同様の動作をするため、詳細な動作説明は省略す
る。
期発振回路９２のブロック図である。図において、同期
発振回路９２は、位相比較器にＪ−Ｋフリップフロップ
回路９４を使用したものである。このＪ−Ｋフリップフ
ロップ回路９４は、Ｋ端子９６に入力パルス信号３２を
入力し、Ｊ端子９８に出力パルス信号３４を入力する。
また、入出力パルス信号３２、３４のサンプリングを出
力パルス信号３４の立ち上がりエッジトリガのクロック
で実行することができる。さらに、Ｋカウンタ３８、Ｉ
／Ｄカウンタ４０およびＮカウンタ４２は上記ＤＰＬＬ
５２と同様の動作をするため、詳細な動作説明は省略す
る。
【００２３】図７は、本発明の他の実施の形態に係る同
期発振回路１００のブロック図である。図において、位
相比較器７、フィルタ８、電圧制御発振器９を有するフ
ェーズロックループにより入力パルス信号５を基準とす
る周波数で出力パルス信号６を出力する同期発振回路１
００は、所定周期で入力する複合パルス信号１０１の論
理パターンを予め記憶しこの論理パターンと複合パルス
信号１０１とを複数周期に亘り比較するパターン一致検
出回路１０３と、このパターン一致検出回路１０３の比
較結果に基づいて自走カウンタ１０２を初期化し、この
自走カウンタ１０２から入力パルス信号５をフェーズロ
ックループへ入力することができる。本実施の形態によ
っては、パルス源に外来ノイズが混入しても、パターン
一致検出回路１０３が２回周期以上に亘って予めＥＥＰ
ＲＯＭやＲＡＭなどに予め記憶した論理パターンと複合
パルス信号１０１が一致しない限り、自走カウンタ１０
２を初期化しないので、ノイズの入った誤り矩形波クロ
ックに対応して出力パルス信号６を追従させることがな
い。つまり、誤り矩形クロックと無関係にカウントアッ
プ若しくはカウントダウンする自走カウンタ１０２でク
ロック１０６を１／１５７８に分周し、出力から次段へ
の入力パルス信号５を出力することができる。さらに、
前回の論理パターンと現在の論理パターンが一致する
か、予め記憶した論理パターンと前回若しくは現在の論
理パターンが一致する正確な論理パターンが入力された
場合は、この自走カウンタ１０２の初期化端子１０４に
パターン一致検出信号を入力して、直ちに正確な基準ク
ロックに対応する位相で出力パルス信号６をロックする
ことができる。
期発振回路１００のブロック図である。図において、位
相比較器７、フィルタ８、電圧制御発振器９を有するフ
ェーズロックループにより入力パルス信号５を基準とす
る周波数で出力パルス信号６を出力する同期発振回路１
００は、所定周期で入力する複合パルス信号１０１の論
理パターンを予め記憶しこの論理パターンと複合パルス
信号１０１とを複数周期に亘り比較するパターン一致検
出回路１０３と、このパターン一致検出回路１０３の比
較結果に基づいて自走カウンタ１０２を初期化し、この
自走カウンタ１０２から入力パルス信号５をフェーズロ
ックループへ入力することができる。本実施の形態によ
っては、パルス源に外来ノイズが混入しても、パターン
一致検出回路１０３が２回周期以上に亘って予めＥＥＰ
ＲＯＭやＲＡＭなどに予め記憶した論理パターンと複合
パルス信号１０１が一致しない限り、自走カウンタ１０
２を初期化しないので、ノイズの入った誤り矩形波クロ
ックに対応して出力パルス信号６を追従させることがな
い。つまり、誤り矩形クロックと無関係にカウントアッ
プ若しくはカウントダウンする自走カウンタ１０２でク
ロック１０６を１／１５７８に分周し、出力から次段へ
の入力パルス信号５を出力することができる。さらに、
前回の論理パターンと現在の論理パターンが一致する
か、予め記憶した論理パターンと前回若しくは現在の論
理パターンが一致する正確な論理パターンが入力された
場合は、この自走カウンタ１０２の初期化端子１０４に
パターン一致検出信号を入力して、直ちに正確な基準ク
ロックに対応する位相で出力パルス信号６をロックする
ことができる。
【００２４】図８は、上記同期発振回路１００のタイミ
ングチャートである。図において、複合パルス信号１０
１は、６４ＫＨｚと８ＫＨｚのユニポーラクロックであ
る。８ＫＨｚ周期で所定の論理パターンを繰り返す正側
のクロックは、基準電位に対してプラス電位であり、６
４ＫＨｚ周期で所定の論理パターンを繰り返す負側のク
ロックは、基準電位に対してマイナス電位である。ま
た、バイポーラユニポーラ変換器２のクロックは、これ
ら正と負のクロックを分離して、６４ＫＨｚと８ＫＨｚ
のそれぞれの周期で出力される正側と負側の矩形波クロ
ックである。さらに、パターン一致検出回路１０３は、
例えば、バイポーラユニポーラ変換部で正側のクロック
のみ６４ＫＨｚクロックでサンプリングして抽出された
矩形波クロックの論理パターン１１２と予め記憶した論
理パターンとを複数の周期に亘って比較して、両者が一
致するか否かを判断する。具体的には、８ＫＨｚの周期
で繰り返される論理パターンが２進数の００１０１０１
０１１である場合、外来ノイズ１４が複合パルス信号１
０１に入ってパターンが一致しない期間１１０が発生し
たときは、自走カウンタ１０２を初期化する信号１０４
は論理１のプラスの電位１１４を維持し、２回目のパタ
ーン一致を検出する期間１１８で、論理パターン１１２
と予め記憶した論理パターンとが一致したときは、自走
カウンタ１０２を初期化１２０する信号１０４を１クロ
ックだけ論理０にすることができる。この様に正確な論
理パターンだけを抽出して、自走カウンタ１０２を初期
化するので、フェーズロックループの位相比較部Ｒ信号
１１５とＶ信号１１６を同相にロックすることができ、
従来では外来ノイズ１４を起因として発生するバイオレ
ーションと誤認識したＲ側の入力パルス信号１２２やこ
の誤った入力パルス信号１２２に基づいてＶ側の出力パ
ルス信号６の誤り追従動作１２４を有効に防止すること
ができる。したがって、外来ノイズ１４が除去されてか
ら２回目のパルスパターンの一致が検出され自走カウン
タ１０２が初期化された時点から、位相比較部のＲ側の
入力パルス信号１１５とＶ側の出力パルス信号１１６は
期間１２４から徐々に位相差を０にロックすることがで
きる。
ングチャートである。図において、複合パルス信号１０
１は、６４ＫＨｚと８ＫＨｚのユニポーラクロックであ
る。８ＫＨｚ周期で所定の論理パターンを繰り返す正側
のクロックは、基準電位に対してプラス電位であり、６
４ＫＨｚ周期で所定の論理パターンを繰り返す負側のク
ロックは、基準電位に対してマイナス電位である。ま
た、バイポーラユニポーラ変換器２のクロックは、これ
ら正と負のクロックを分離して、６４ＫＨｚと８ＫＨｚ
のそれぞれの周期で出力される正側と負側の矩形波クロ
ックである。さらに、パターン一致検出回路１０３は、
例えば、バイポーラユニポーラ変換部で正側のクロック
のみ６４ＫＨｚクロックでサンプリングして抽出された
矩形波クロックの論理パターン１１２と予め記憶した論
理パターンとを複数の周期に亘って比較して、両者が一
致するか否かを判断する。具体的には、８ＫＨｚの周期
で繰り返される論理パターンが２進数の００１０１０１
０１１である場合、外来ノイズ１４が複合パルス信号１
０１に入ってパターンが一致しない期間１１０が発生し
たときは、自走カウンタ１０２を初期化する信号１０４
は論理１のプラスの電位１１４を維持し、２回目のパタ
ーン一致を検出する期間１１８で、論理パターン１１２
と予め記憶した論理パターンとが一致したときは、自走
カウンタ１０２を初期化１２０する信号１０４を１クロ
ックだけ論理０にすることができる。この様に正確な論
理パターンだけを抽出して、自走カウンタ１０２を初期
化するので、フェーズロックループの位相比較部Ｒ信号
１１５とＶ信号１１６を同相にロックすることができ、
従来では外来ノイズ１４を起因として発生するバイオレ
ーションと誤認識したＲ側の入力パルス信号１２２やこ
の誤った入力パルス信号１２２に基づいてＶ側の出力パ
ルス信号６の誤り追従動作１２４を有効に防止すること
ができる。したがって、外来ノイズ１４が除去されてか
ら２回目のパルスパターンの一致が検出され自走カウン
タ１０２が初期化された時点から、位相比較部のＲ側の
入力パルス信号１１５とＶ側の出力パルス信号１１６は
期間１２４から徐々に位相差を０にロックすることがで
きる。
【００２５】以上、本発明の実施の形態を基幹パルス源
に接続された伝送装置用の同期発振回路について説明し
たが、本発明は、上記のような伝送装置以外の構内電話
交換装置や同一筐体内に挿抜する回路基板相互のクロッ
ク同期用にも適用することができる。また、基幹パルス
源は電気的な信号に限らず光通信用の光学信号若しくは
赤外線、レーザ発信信号に適用できることは勿論であ
る。さらに、ＰＬＬはデジタル系とアナログ系の回路を
利用することができ、さらにまた、デジタルＰＬＬをデ
ジタル論理回路で構成するものについて説明したが、こ
れに限定されず本発明の要旨を逸脱しない範囲で、デジ
タルシグナルプロセッサＤＳＰを使用した同期発振回路
に適用できることは勿論である。
に接続された伝送装置用の同期発振回路について説明し
たが、本発明は、上記のような伝送装置以外の構内電話
交換装置や同一筐体内に挿抜する回路基板相互のクロッ
ク同期用にも適用することができる。また、基幹パルス
源は電気的な信号に限らず光通信用の光学信号若しくは
赤外線、レーザ発信信号に適用できることは勿論であ
る。さらに、ＰＬＬはデジタル系とアナログ系の回路を
利用することができ、さらにまた、デジタルＰＬＬをデ
ジタル論理回路で構成するものについて説明したが、こ
れに限定されず本発明の要旨を逸脱しない範囲で、デジ
タルシグナルプロセッサＤＳＰを使用した同期発振回路
に適用できることは勿論である。
【００２６】
【発明の効果】以上説明したように本発明の同期発振に
よれば、基幹パルス源若しくはユーザ側の装置の伝送ラ
インに外来ノイズが混入しても、正確な同期発振周波数
を得ることができる。
よれば、基幹パルス源若しくはユーザ側の装置の伝送ラ
インに外来ノイズが混入しても、正確な同期発振周波数
を得ることができる。
【００２７】また、複合パルス源に外来ノイズが混入し
ても、自走カウンタで発振周波数をロックするので、正
確な発振周波数にロックすることができる。
ても、自走カウンタで発振周波数をロックするので、正
確な発振周波数にロックすることができる。
【００２８】さらに、外来ノイズに拘わらず、複数の装
置相互間の発振クロックを同期させて相互にデータを伝
送することができる。
置相互間の発振クロックを同期させて相互にデータを伝
送することができる。
【図１】 本発明の実施の形態を用いる伝送システムの
ブロック図である。
ブロック図である。
【図２】 本発明の実施の形態に係る同期発振回路のブ
ロック図である。
ロック図である。
【図３】 本発明の実施の形態に係る同期発振回路のブ
ロック図である。
ロック図である。
【図４】 本発明の実施の形態に係るＤＰＬＬのブロッ
ク図である。
ク図である。
【図５】 本発明の実施の形態に係る同期発振回路のタ
イミングチャートである。
イミングチャートである。
【図６】 本発明の他の実施の形態に係る同期発振回路
のブロック図である。
のブロック図である。
【図７】 本発明の他の実施の形態に係る同期発振回路
のブロック図である。
のブロック図である。
【図８】 本発明の他の実施の形態に係る同期発振回路
のタイミングチャートである。
のタイミングチャートである。
【図９】 従来の同期発振回路のブロック図である。
【図１０】 従来の同期発振回路の入出力信号のタイミ
ングチャートである。
ングチャートである。
３０ 同期発振回路、３２ 入力パルス信号、３４ 出
力パルス信号、３６位相比較器、３８ Ｋカウンタ、４
０ Ｉ／Ｄカウンタ、４２ Ｎカウンタ。
力パルス信号、３６位相比較器、３８ Ｋカウンタ、４
０ Ｉ／Ｄカウンタ、４２ Ｎカウンタ。
Claims (3)
- 【請求項１】 フェーズロックループの入力パルス信号
を基準にして出力パルス信号を発振する同期発振回路で
あって、該出力パルス信号の立ち上がりまたは立ち下が
りエッジに応答して、該入力パルス信号と該出力パルス
信号の位相を比較する位相比較器を備えることを特徴と
する同期発振回路。 - 【請求項２】 入力パルス信号と出力パルス信号の位相
を比較する位相比較器を有するデジタルフェーズロック
ループと、 前記デジタルフェーズロックループの出力パルス信号に
含まれるリップル成分を除去する濾過器と、 前記濾過器に接続され、前記入力パルス信号より高い周
波数の基準クロック信号を出力する電圧制御発振器と、 前記基準クロック信号で駆動され、前記デジタルフェー
ズロックループの出力パルス信号の立ち上がりまたは立
ち下がりエッジに応答して、前記入力パルス信号と前記
出力パルス信号の位相を比較する前記デジタルフェーズ
ロックループと、 を備えることを特徴とする同期発振回路。 - 【請求項３】 位相比較器、濾過器、電圧制御発振器を
有するフェーズロックループにより入力パルス信号を基
準とする周波数で出力パルス信号を出力する同期発振回
路であって、所定周期で入力する複合パルス信号の論理
パターンを予め記憶し該論理パターンと複合パルス信号
とを複数周期に亘り比較するパターン一致検出回路と、
該パターン一致検出回路の比較結果に基づいて自走カウ
ンタを初期化し、該自走カウンタから入力パルス信号を
前記フェーズロックループへ入力することを特徴とする
同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21159397A JP3810185B2 (ja) | 1997-08-06 | 1997-08-06 | 同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21159397A JP3810185B2 (ja) | 1997-08-06 | 1997-08-06 | 同期発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155111A true JPH1155111A (ja) | 1999-02-26 |
| JP3810185B2 JP3810185B2 (ja) | 2006-08-16 |
Family
ID=16608342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21159397A Expired - Lifetime JP3810185B2 (ja) | 1997-08-06 | 1997-08-06 | 同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3810185B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007159991A (ja) * | 2005-12-16 | 2007-06-28 | Olympus Medical Systems Corp | 内視鏡用信号処理装置 |
| JP2009033326A (ja) * | 2007-07-25 | 2009-02-12 | Hitachi Information & Communication Engineering Ltd | パケット伝送装置及び方法 |
-
1997
- 1997-08-06 JP JP21159397A patent/JP3810185B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007159991A (ja) * | 2005-12-16 | 2007-06-28 | Olympus Medical Systems Corp | 内視鏡用信号処理装置 |
| JP4511454B2 (ja) * | 2005-12-16 | 2010-07-28 | オリンパスメディカルシステムズ株式会社 | 内視鏡用信号処理装置 |
| JP2009033326A (ja) * | 2007-07-25 | 2009-02-12 | Hitachi Information & Communication Engineering Ltd | パケット伝送装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3810185B2 (ja) | 2006-08-16 |
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