JP2007159991A - 内視鏡用信号処理装置 - Google Patents

Abstract

【課題】 低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行うことを可能とするＰＬＬ回路を用いた内視鏡用信号処理装置を提供する。
【解決手段】 ＣＣＤ駆動回路１７からＣＣＤ１５を経て、リファレンスクロックＲ−ＣＬＫがＰＬＬ回路２７に入力されるのをＲ−ゲート２６により開閉する。又、ＣＣＤ１５の空画素の読み出しとなる位相調整期間に位相比較器２８の動作をイネーブルにする間欠動作制御信号＼ＥＮの開始タイミングを、遅延回路３４により可変クロックＶ−ＣＬＫを遅延してこの可変クロックＶ−ＣＬＫと同期するようにタイミング調整し、ラッチ回路３３を経て位相比較器２８に印加する。そして、Ｒ−ゲート２６を閉から開にすることにより、低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行う。
【選択図】 図１

Description

本発明は、高画素の撮像素子を搭載した内視鏡にも対応可能な信号処理を行う内視鏡用信号処理装置に関する。

近年、撮像素子を搭載した内視鏡は医療用分野その他で広く用いられるようになった。また、内視鏡は、内視鏡検査する検査対象部位等に応じて挿入部の長さが異なる種類のものがある。この場合には、撮像素子から、撮像素子に対して内視鏡画像を生成する信号処理を行う信号処理装置までのケーブル長などが異なる。
このようにケーブル長が異なると、撮像素子を駆動信号で駆動した場合、駆動信号の信号伝搬の遅延量が異なると共に、撮像素子から出力された出力信号が実際に信号処理装置に入力されるタイミングも異なる。

このため、撮像素子からの出力信号中における実際の信号成分部分を抽出するためのサンプリングパルスの発生タイミングを、ケーブル長による遅延量に応じて適切に設定する調整作業が必要である。
このような調整作業を自動的に行えるように、フェーズロックドループ回路（ＰＬＬ回路）を用いた信号処理装置が、例えば特開平６−８６１３８号公報に開示されている。 この従来例においては、水平方向及び垂直方向に所定の画素数の画素が配列された撮像素子に駆動信号を印加して、撮像素子により光電変換された信号を読み出す場合、各水平方向の読み出し期間において、画素が存在してない空の画素の期間を位相調整期間としてその間欠的な期間においてゲート信号を発生してＰＬＬ回路を動作状態に設定して、撮像素子から出力される（基準クロックとしての）リセットパルスに位相同期したタイミング信号を生成するようにしている。
特開平６−８６１３８号公報

しかしながら、最近においてはより高画素の内視鏡画像に対する要望があり、例えば３倍程度に画素数を増大した高画素の撮像素子に対して、従来例の構成を適用した場合、間欠的にＰＬＬ回路を動作させると共に、駆動信号の周波数が３倍程度になるため、周波数引込に必要なキャプチャレンジを確保しつつ、低位相雑音特性を実現することが非常に困難になる欠点があった。
このように高画素に対応して駆動信号の周波数を高くした場合には、その駆動信号の場合の撮像素子から出力される基準クロックとしてのリセットパルスに対して周波数引込と低位相雑音を両立させるためには、周波数引込（位相同期）させ易いタイミングでＰＬＬ回路を動作させることが望ましいが、各回路素子で許容されるばらつきを考慮すると、基準クロックの周波数が低い場合に比べるとそのようなタイミングに管理することが困難になる。

この場合、ＰＬＬ回路中のローパスフィルタ（ＬＰＦ）のカットオフ周波数を下げれば、低雑音の小信号ループ特性を確保できるが、そのために周波数引込に要する時間が増大することになるため、ユーザに対する利便性を低下させてしまう。
このため、低位相雑音特性の条件に設定した状態で、（時間を増大させることなく）速やかに周波数引込ができるＰＬＬ回路を簡単な構成で実現できると非常に有益である。

（発明の目的）
本発明は上述した点に鑑みてなされたもので、低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行うことを可能とするＰＬＬ回路を用いた内視鏡用信号処理装置を提供することを目的とする。

本発明は、着脱自在に接続される内視鏡に内蔵された撮像素子から出力される基準クロックに対して、電圧制御発振回路で発生した可変クロックを位相比較器で位相比較するフェーズロックドループ回路を用いて、前記基準クロックに位相同期した可変クロックを生成する信号処理を行う内視鏡用信号処理装置において、
前記フェーズロックドループ回路を、間欠的な期間、動作状態に設定する動作制御信号を発生する動作制御信号発生手段と、
前記動作制御信号の出力開始時のタイミングを、前記可変クロックの出力タイミングと少なくとも前記可変クロックの周期よりも短い所定時間内で同期させる同期タイミング設定手段と、
前記基準クロックの前記フェーズロックドループ回路への入力の開閉を行うゲート手段と、
を具備することを特徴とする。
上記構成によりフェーズロックドループ回路を、間欠的な期間、動作状態に設定する動作制御信号の出力開始時のタイミングを所定時間内で同期させるように同期タイミング設定をし、かつゲート手段により基準クロックの前記フェーズロックドループ回路への入力を閉から開にすることにより簡単な構成で周波数引込を行うようにしている。

本発明によれば、低位相雑音特性に設定した状態で簡単な構成で周波数引込を行うことができる。

以下、図面を参照して本発明の実施例を説明する。

図１から図１０は本発明の実施例１に係り、図１は本発明の実施例１を備えた内視鏡システムの全体構成を示し、図２は内視鏡を接続して駆動した場合におけるリセットパルス、撮像信号等のタイミングを示し、図３は映像信号期間と位相調整期間の説明図を示し、図４は同期検出回路の構成例を示し、図５は図４の動作説明図を示し、図６はＰＬＬ回路における可変クロックと、位相比較器を動作状態に設定する間欠動作用ゲート信号とを周波数引込させ易い所定のタイミングに同期させることの説明図を示す。
図７はＰＬＬ動作させた場合の各部の出力を示すタイミングチャートを示し、図８はゲート信号をｏｆｆからｏｎにしてＰＬＬ回路を動作させた場合における周波数引込を行う様子を示し、図９は同期状態をモニタして、同期が外れた場合には一旦ゲート信号をｏｆｆにした後、ｏｎにして周波数引込を行う様子を示し、図１０は図９の動作の場合においてさらに周波数引込に失敗した場合の動作例を示す。

図１に示すように本発明の実施例１を備えた内視鏡システム１は、内視鏡検査を行うための電子内視鏡２と、この電子内視鏡２が着脱自在に接続され、電子内視鏡２に搭載された撮像素子に対する信号処理を行う内視鏡用信号処理装置としてのビデオプロセッサ３と、このビデオプロセッサ３から出力される映像信号が入力されることにより撮像素子で撮像された画像を内視鏡画像として表示するモニタ４とを有する。
電子内視鏡２は、体腔内等に挿入される細長の挿入部６と、この挿入部６の後端（基端）に形成された操作部７と、この操作部７から延出されたユニバーサルケーブル部８とを有し、このユニバーサルケーブル部８の後端に設けたコネクタ９はビデオプロセッサ３に着脱自在に接続される。

挿入部６における先端に設けられた先端部１１には、照明光を出射する照明窓が設けてあり、例えば白色ＬＥＤ１２が取り付けてあり、ビデオプロセッサ３に設けたＬＥＤ点灯回路１３から駆動線を介してＬＥＤ点灯用の電源が供給されることにより点灯して白色の照明光を出射する。
この照明窓に隣接して設けられた観察窓（撮像窓）には対物レンズ１４が取り付けてあり、その結像位置には撮像素子として例えば電荷結合素子（ＣＣＤと略記）１５が配置されている。
このＣＣＤ１５は、挿入部６内部等を挿通された信号ケーブル１６を介してビデオプロセッサ３内に設けたＣＣＤ駆動回路１７とフロントエンドアンプ（ＦＥＡと略記）１８とに接続される。

そして、ＣＣＤ駆動回路１７から一定周期で出力されるリセットパルスφＲ等を含むＣＣＤ駆動信号が信号ケーブル１６（の駆動線を介して）ＣＣＤ１５に印加されることにより、ＣＣＤ１５は光電変換して蓄積した信号電荷を撮像信号（或いはＣＣＤ出力信号）として出力する。この撮像信号は、信号ケーブル１６（の信号線を介して）ＦＥＡ１８に入力される。
なお、図１において、ＣＣＤ１５は、通常の画素数のものよりも３倍程度の画素数を有する高画素ＣＣＤであり、このために通常の画素数の場合の水平転送パルスやリセットパルスφＲの周波数（１０ＭＨｚ程度）に対して、本実施例では３０ＭＨｚ程度に高い周波数に設定されている。また、図１では１つの電子内視鏡２が示してあるが、挿入部６の長さなど、ケーブル長が異なる電子内視鏡の場合にも、図１のビデオプロセッサ３は共通に対応できるようにＰＬＬ回路２７を採用して信号処理系を形成している。

ＣＣＤ駆動信号における例えばリセットパルスφＲは、図２（Ａ）に示すように図示しない水平転送信号等と同期して出力される。そして、図２（Ｂ）に示すように、例えばリセットパルスφＲから時間Ｔｅ遅延した撮像信号がＦＥＡ１８に入力される。
また、この場合、左側に示す映像信号期間は、ＣＣＤ１５からそのＣＣＤ１５における水平方向の画素数を読み出す期間であり、撮像信号の波形は、各画素における輝度情報に応じて変化する。これに対して、右側に示す位相調整期間は、ＣＣＤ１５における水平方向の画素分を読み出し終えた（或いは読み出す前の）輝度情報の無い無信号期間（空信号期間）を示す。この期間においてもリセットパルスφＲは図２（Ａ）の通り印加され、その結果、図２（Ｂ）の通り、ＣＣＤ１５から出力信号が、ＰＬＬ回路入力のための基準クロックとして出力される。
なお、図２では位相調整期間ではリセットパルスφＲを映像信号期間と分離し易いようにそのデューティを変えているが、これはこれらの期間を分離し易くするもので、位相調整に不可欠のものでない。

図２において、右側の位相調整期間の後に、次の水平方向の画素分を読み出す映像信号期間が続くことになる。
つまり、ＣＣＤ１５は図３に示すように水平方向及び垂直方向にそれぞれ所定数の画素が配列されている。この場合、水平同期信号（図３ではＨＤと略記）に同期してＣＣＤ駆動信号におけるリセットパルスφＲなどの印加により水平方向の画素数分が読み出される期間が映像信号期間となり、これに隣接する空読み出しの期間が位相調整期間となる。このようにして映像信号期間と位相調整期間とが繰り返される。
上記ＦＥＡ１８により増幅された撮像信号は、ＣＤＳ＆Ａ／Ｄ回路２１に入力され、ＣＤＳ回路部分において相関二重サンプリング（ＣＤＳ）処理により、撮像信号中における信号部分が抽出されてベースバンドの信号に変換された後、Ａ／Ｄ回路部分でデジタル信号に変換される。このデジタル信号は、ポスト映像処理回路２２に入力され、映像信号が生成され、モニタ４に出力される。

上記ＣＤＳ回路部分には、サンプリングパルス生成回路２３から後述するＰＬＬ回路２７から出力される可変クロックＶ＿ＣＬＫに同期したサンプリングパルスＳＰが供給される。
このサンプリングパルスＳＰにより、ＣＤＳ回路部分は撮像信号中における信号部分をサンプリングする。このサンプリングパルスは、図２（Ｂ）に示す撮像信号における（リセットパルス直後の）フィードスルー部と輝度情報部とをそれぞれサンプリングし、それらの差信号を抽出して、ベースバンドの信号を生成する。

また、ＦＥＡ１８により増幅された撮像信号は、位相調整期間におけるリセットパルスφＲを（基準クロックとなるリファレンスクロックとして）抽出するように帯域制限されたバンドパスフィルタ（ＢＰＦ）２４を通り、さらにリミッタアンプ２５により波形整形される。
このリミッタアンプ２５は、例えば交流信号を通すコンデンサＣ、抵抗Ｒが入出力端間に接続された反転アンプＡにより構成される。
このリミッタアンプ２５により波形整形されたリセットパルスφＲの信号は、リファレンスクロックゲート（以下Ｒ−ゲートと略記）２６を経てリファレンスクロックＲ−ＣＬＫとして、ＰＬＬ回路２７を構成する位相比較器２８に入力される。このＲ−ゲート２６は、例えばＮＡＮＤ回路により構成されている。なお、Ｒ−ゲート２６は、リファレンスクロックＲ−ＣＬＫのＰＬＬ回路２７への入力の開閉を行うゲート手段を形成している。

上記位相比較器２８は、後述する間欠動作制御信号＼ＥＮが”Ｌ”で印加されると、位相比較動作を行い、この間欠動作制御信号＼ＥＮが”Ｈ”になると位相比較動作を停止する。
この位相比較器２８は、Ｒ−ゲート２６を経て入力されるリファレンスクロックＲ−ＣＬＫと、電圧制御発振器（ＶＣＸＯ）３０が出力する可変クロックＶ−ＣＬＫとの位相比較を行い、その位相差に対応した信号をＬＰＦ２９に出力する。
このＬＰＦ２９は、位相比較器２８の出力信号における低域成分の信号を、このＬＰＦ２９の出力信号ＬＰＦｏｕｔとしてＶＣＸＯ３０に出力する。そして、このＶＣＸＯ３０は、その入力端に印加されるＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値に応じて（例えば略比例して）その発振周波数が変化する可変クロックＶ−ＣＬＫを出力する。

つまり、このＶＣＸＯ３０は、ＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値に対応した周波数若しくは位相の可変クロックＶ−ＣＬＫを位相比較器２８に出力すると共に、サンプリングパルス生成回路２３にも出力する。
本実施例においては、ＰＬＬ回路２７は、ケーブル長が異なる場合においても、無調整で適切なタイミングでサンプリングパルスＳＰを生成するためのものであり、リファレンスクロックＲ−ＣＬＫの周波数は殆ど一定である（ＣＣＤ１５の画素数により決まる）ので、これに対応してＶＣＸＯ３０を周波数の安定性の良い水晶発振素子を用いて可変クロックＶ−ＣＬＫを生成するようにしている。
つまり、本実施例では、可変クロックＶ−ＣＬＫを、リファレンスクロックＲ−ＣＬＫの位相に位相同期させるためにＰＬＬ回路２７を用いている（従って、リファレンスクロックＲ−ＣＬＫの周波数と可変クロックＶ−ＣＬＫとの周波数は、可変クロックＶ−ＣＬＫの周波数が変化する変化幅を考慮しても略等しいと見なすことができる）。

なお、本実施例では、位相比較器２８は、可変クロックＶ−ＣＬＫの立ち上がりエッジと、リファレンスクロックＲ−ＣＬＫの立ち上がりエッジとのタイミングずれ、つまり両クロックの出力タイミングの位相差を検出する。そして、位相比較器２８は、その位相差に対応した信号をＬＰＦ２９に出力する。
例えば、リファレンスクロックＲ−ＣＬＫの立ち上がりエッジのタイミングに対して可変クロックＶ−ＣＬＫの立ち上がりエッジのタイミングが進んでいると、その位相差に対応してＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値が下がり、可変クロックＶ−ＣＬＫの立ち上がりエッジのタイミングを遅らせるようにＶＣＸＯ３０の可変クロックＶ−ＣＬＫの発振周波数を低くする（その位相差を小さくするように位相を遅らせる）。

これと逆の場合には、ＶＣＸＯ３０の可変クロックＶ−ＣＬＫの発振周波数を高くする（その位相差を小さくするようにその位相を進める）。
また、ＶＣＸＯ３０は、例えばＬＰＦ２９の出力信号ＬＰＦｏｕｔの電圧値が大きい程、可変クロックＶ−ＣＬＫの周波数を上げる（つまり、位相を進める）。
また、上記Ｒ−ゲート２６は、基準信号発生回路（ＳＳＧ）を構成するＦＰＧＡ３１からのＲ−ゲート開閉制御信号Ｃｇａｔｅにより、リファレンスクロックＲ−ＣＬＫが位相比較器２８へ入力される動作の開閉制御をする。
つまり、本実施例においては、リファレンスクロックＲ−ＣＬＫがＰＬＬ回路２７の位相比較器２８に入力される状態と、入力されない状態とを切り替えられるようにして、ＰＬＬ回路２７による周波数引込の動作を円滑ないしは速やかに行えるようにしている。

これにより、最初に周波数引込の動作を開始させた場合、安定して周波数引込を行わせることができるようになると共に、仮に周波数引込が失敗、或いは引込が外れたような場合にも、Ｒ−ゲート２６を閉にした後、開にしてＰＬＬ回路２７による周波数引込の動作を再度、適切な状態で行えるようにしている。
なお、このＲ−ゲート開閉制御信号Ｃｇａｔｅは、図２（Ｃ）に示すように、例えば位相調整期間以外の期間で開閉（ｏｎ／ｏｆｆ）される。図２（Ｃ）のように例えばいくつかの位相調整期間ではＲ−ゲート開閉制御信号Ｃｇａｔｅが閉にされ（つまり、位相比較器２８へのリファレンスクロックＲ−ＣＬＫを遮断）、ＰＬＬ回路２７はＬＰＦ２９の出力信号ＬＰＦｏｕｔがグラウンド側に張り付いた状態に設定され、（後述のように）この状態でＲ−ゲート開閉制御信号Ｃｇａｔｅが開（位相比較器２８へリファレンスクロックＲ−ＣＬＫを入力）にされることにより、実質的に周波数引込の動作を開始する。

上記ＬＰＦ２９の出力信号ＬＰＦｏｕｔは、同期検出回路（或いは引込検出回路）３２に入力される。この同期検出回路３２は、出力信号ＬＰＦｏｕｔのレベルからＰＬＬ回路２７が位相同期、或いは周波数引込状態（ｌｏｃｋ）状態か、位相同期に失敗した引込していない状態（＼ｕｎｌｏｃｋ）かの検出を行い、その検出信号をＦＰＧＡ３１に出力する。
ＦＰＧＡ３１は、同期検出回路３２からの検出信号を例えば内部に設けたカウンタ回路３１ａに入力して、発振器３５のクロックを計数して位相同期した状態の時間をモニタする。
そして、（後述する図９に示す）所定時間ｔｃを超えて位相同期していない状態が継続した場合には、このカウンタ回路３１ａの出力に基づいて、ＦＰＧＡ３１は、Ｒ−ゲート開閉制御信号Ｃｇａｔｅを閉（ｏｆｆ）にしてＲ−ゲート２６を閉じた後、開（ｏｎ）してリファレンスクロックＲ−ＣＬＫがＰＬＬ回路２７の位相比較器２８に入力される状態にする制御動作を行う。

このようにして、上記ＰＬＬ回路２７による周波数引込動作を再度行うことができるようにしている。また、電源投入後における初期状態においても、ＦＰＧＡ３１は、Ｒ−ゲート開閉制御信号Ｃｇａｔｅをｏｆｆにした後、ｏｎにする制御動作を行う。そして、周波数引込させ易いプロセスで周波数引込の動作を行う。
図４は同期検出回路３２の構成例を示す。この同期検出回路３２は、ウインドウ型コンパレータにより構成されている。第１のコンパレータ４１の反転入力端には、例えば電源電圧Ｖｄｄを抵抗Ｒ１、Ｒ２と抵抗Ｒ３で分割した電位ＶLが印加され、第２のコンパレータ４２の非反転入力端には、電源電圧Ｖｄｄを抵抗Ｒ１と抵抗Ｒ２，Ｒ３で分割した電位ＶHが印加される。

また、第１のコンパレータ４１の非反転入力端及び第２のコンパレータ４２の反転入力端には、ＬＰＦ２９の出力信号ＬＰＦｏｕｔが入力される。また、第１のコンパレータ４１及び第２のコンパレータ４２の出力信号はＡＮＤ回路４３に入力され、このアンド回路４３から同期検出信号（或いは引込検出信号）ｌｏｃｋ/＼ｕｎｌｏｃｋを出力する。
つまり、図５に示すように、ウインドウ型コンパレータに入力されるＬＰＦ２９の出力信号ＬＰＦｏｕｔのレベルが電位ＶLより低いと、ウインドウ型コンパレータは、”Ｌ”の＼ｕｎｌｏｃｋを出力する。また、ＬＰＦ２９の出力信号ＬＰＦｏｕｔのレベルが電位ＶHより高いと、ウインドウ型コンパレータは、同様に”Ｌ”の＼ｕｎｌｏｃｋを出力する。

一方、ＬＰＦ２９の出力信号ＬＰＦｏｕｔのレベルが電位ＶLからＶH以内の間にあると、ウインドウ型コンパレータは、”Ｈ”の同期検出信号ｌｏｃｋを出力する。
このようにして、同期検出回路３２は、ＰＬＬ回路２７が引込状態にあるか否かの検出信号をＦＰＧＡ３１に出力する。そして、ＦＰＧＡ３１は、この同期検出回路３２の出力信号により、ＰＬＬ回路２７が同期状態にあるか否かをモニタし、所定時間ｔｃを超えて同期していない状態が継続した場合には、再度周波数引込の動作を再開させる。
また、本実施例においては、位相調整期間において、ＰＬＬ回路２７による周波数引込の動作を開始させる場合、その動作を適切に行えるようにタイミング設定している。
このため、ＦＰＧＡ３１は、ＰＬＬ回路２７による周波数引込の動作を開始させる動作制御信号としての間欠動作制御信号＼ＥＮが位相比較器２８に印加されるようにラッチ回路３３に、制御信号Ｃｅｎを出力する。この制御信号Ｃｅｎは、図２（Ｄ）に示すように間欠的な位相調整期間をカバーするように出力される。

上記ラッチ回路３３には、そのＤ入力端に制御信号Ｃｅｎが印加され、またＶＣＸＯ３０の可変クロックＶ−ＣＬＫが遅延回路（図１ではＤＬと略記）３４により所定の遅延時間Ｔａだけ遅延されてそのクロック入力端に印加される。
そして、位相調整期間になると、上記制御信号Ｃｅｎが”Ｈ”となり、そのタイミング以降のＶＣＸＯ３０から最初に出力される可変クロックＶ−ＣＬＫの立ち上がりエッジのタイミングから遅延回路３４による遅延時間Ｔａだけ遅延したタイミングで、ラッチ回路３３の＼Ｑ出力端から間欠動作制御信号＼ＥＮが位相比較器２８に印加され、位相比較器２８は位相比較の動作を開始する。
つまり、ＰＬＬ回路２７が間欠的に周波数引込の動作を位相比較器２８による位相比較の動作の制御により開始する場合、その間欠動作制御信号＼ＥＮが位相比較器２８に印加されるタイミングを遅延回路３４及びラッチ回路３３により設定する。そして、可変クロックＶ−ＣＬＫの立ち上がりエッジのタイミングに対して間欠動作制御信号＼ＥＮが所定の時間以内で同期するようにタイミング設定している。このタイミング設定を図６を参照して説明する。

図６は可変クロックＶ−ＣＬＫの立ち上がりエッジのタイミングと間欠動作制御信号＼ＥＮの立ち下がりエッジの同期タイミングの詳細を示す。図６において、例えば遅延回路３４による遅延時間をＸとした場合、Ｘ＝０、Ｘ＝Ｔ／２、Ｘ＝Ｔの場合の間欠動作制御信号＼ＥＮの立ち下がりエッジをそれぞれ実線、点線、１点鎖線で示す。
ここで、Ｘを設定する遅延回路３４の入力は、図６の場合には、可変クロックＶ−ＣＬＫとしているが、可変クロックＶ−ＣＬＫの代わりにリファレンスクロックＲ−ＣＬＫとしても良い。
一般的に間欠動作型ＰＬＬ回路においては、周波数引込と低位相雑音とを両立させようとした場合には、図６においてＸ＝Ｔ／２の状態が最も望ましい最適条件になる。

これに対して、この最適条件からずれると、周波数引込を開始させた際のＬＰＦ２９の出力信号ＬＰＦｏｕｔが電源電圧Ｖｄｄ側或いはグランド側に張り付く傾向となってしまい、周波数引込特性が悪化する。
上記最適条件となるＸ＝Ｔ／２の状態では、出力信号ＬＰＦｏｕｔがこれらの中央値に設定される傾向となり、入力されるリファレンスクロックがいずれの位相の場合にも速やかに追従させ易い状態となる。
最適条件から外れた場合、例えば、Ｘ＜Ｔ／２とすると出力信号ＬＰＦｏｕｔが電源電圧Ｖｄｄ側に張り付く傾向、また逆にＸ＞Ｔ／２とすると、出力信号ＬＰＦｏｕｔがグラウンド側に張り付く傾向になる。

従って、非同期状態から周波数引込状態に速やかに遷移させるためには、位相雑音特性を犠牲にして広帯域ループ特性にしておくか、或いは位相雑音特性を確保するために低帯域ループ特性とし、望ましい周波数引込状態を得るために、上記のように間欠動作制御信号＼ＥＮが立ち下がるタイミングとなる遅延時間Ｘを、かなり高い精度でＸ＝Ｔ／２に設定する必要がある。
本実施例では、周波数引込後の動作を安定したものとするため、つまり低位相雑音特性を確保するために低帯域ループ特性にする。また、デバイスのばらつきや温度特性等の問題から上記Ｘ＝Ｔ／２を高い精度で確保することは困難となるため、実用的なレベル内で同期タイミングの設定を行うようにする。
つまり、本実施例においては、遅延回路３４による遅延時間をＴａとした場合、図６に示すようにＴ／４≦Ｔａ≦Ｔ／２程度に設定し、最適条件から緩和した条件設定としている。

この実用的なレベル内で同期タイミングの設定を行い、さらに上述したゲート手段によりＲ−ゲート２６を閉から開にする周波数引込プロセスにより、周波数引込を簡単な構成で円滑に行えるようにしている。
このように本実施例においては、ＰＬＬ回路２７による間欠的に周波数引込の動作を開始させる場合のタイミング（間欠動作制御信号＼ＥＮ）と位相比較器２８へのフィードバック信号である可変クロックＶ−ＣＬＫとを可変クロックＶ−ＣＬＫの周期よりも短い時間内で同期させるように同期タイミングの設定している。
このような構成にすることにより、ＬＰＦ２９を低位相雑音の低帯域ループ特性となるようにその定数を設定して、周波数引込を行う際には、実用的なレベルでの同期タイミングの設定と、ゲート手段によるゲート開閉で安定した周波数引込を行えるようにしている。

なお、ＦＰＧＡ３１は、発振周波数の安定性が良好な水晶発振子を用いた発振器３５により生成される基準クロックを用いて、上述した制御信号を生成すると共に、ＣＣＤ駆動回路１７に対して、ＣＣＤ駆動信号を生成する際の基準となるタイミング信号を供給する。
次に本実施例の動作を説明する。図１に示すように内視鏡検査を行う場合、その内視鏡検査に適した挿入部長を有する電子内視鏡２を用い、この電子内視鏡２をビデオプロセッサ３に接続する。
そして、ビデオプロセッサ３の図示しない電源を投入する。するとビデオプロセッサ３のＦＰＧＡ３１は、動作状態となりＣＣＤ駆動回路１７に対して水平同期信号に同期したタイミング信号を送り、ＣＣＤ駆動回路１７は、映像信号期間においては図２（Ａ）に示すようにリセットパルスφＲを含むＣＣＤ駆動信号をＣＣＤ１５に出力する。

また、位相調整期間においては、ＣＣＤ駆動回路１７は、例えばリセットパルスφＲのみをＣＣＤ１５に出力する。
そして、ＣＣＤ１５は図２（Ｂ）に示す撮像信号を出力する。この場合、挿入部長やユニバーサルケーブル部８の長さに応じて、ＣＣＤ駆動回路１７から出力されるリセットパルスφＲと、ＣＣＤ１５を経てビデオプロセッサ３に入力されるリセットパルスφＲとは図２（Ｂ）に示すようにケーブル長に応じて時間Ｔｅの遅延ずれが発生する。
また、ＦＰＧＡ３１は、例えば最初の位相調整期間の開始後よりも後のタイミングにおいて、図２（Ｃ）に示すようにＲ−ゲート開閉制御信号Ｃｇａｔｅをｏｆｆからｏｎにする。そして、Ｒ−ゲート２６を介してリファレンスクロックＲ−ＣＬＫが位相比較器２８に入力される状態にする。

また、位相調整期間になると、ＦＰＧＡ３１は、図２（Ｄ）に示すように制御信号Ｃｅｎを出力する。すると、図７（Ａ）にも示すこの制御信号Ｃｅｎに対して、例えば可変クロックＶ−ＣＬＫが図７（Ｂ）のような状態の場合、遅延回路３４の出力は、図７（Ｃ）のように可変クロックＶ−ＣＬＫに対して遅延回路３４による遅延量に相当する所定時間Ｔａだけ遅れた波形となる。
そして、制御信号Ｃｅｎが”Ｈ”になった後における遅延回路３４を通した出力信号が最初に立ち上がる立ち上がりエッジのタイミングでラッチ回路３３から図７（Ｄ）に示す間欠動作制御信号＼ＥＮが位相比較器２８に印加される。
この間欠動作制御信号＼ＥＮにより位相比較器２８は位相比較動作を開始する。
なお、図７（Ａ）に示す制御信号Ｃｅｎは、（図２に示した位相調整期間）毎に”Ｈ”となるために、図７（Ｄ）に示す間欠動作制御信号＼ＥＮも、ほぼ位相調整期間に相当する期間Ｔｃａｐ毎に”Ｌ”となる。

図７（Ｄ）に示すように最初に間欠動作制御信号＼ＥＮが”Ｌ”になった時刻からそれが継続する期間Ｔｃａｐ、ＰＬＬ回路２７は、各水平期間毎に、周波数引込動作を行うことになる。なお、図７（Ｄ）に示す間欠動作制御信号＼ＥＮは、図７（Ａ）の”Ｌ”の制御信号Ｃｅｎを可変クロックＶ−ＣＬＫの立ち上がりエッジでラッチしたタイミングで”Ｈ”となる。
また、同期検出回路３２においては、電源投入時は非同期状態であるため、＼ｕｎｌｏｃｋを出力し、よってＲ−ゲート開閉制御信号Ｃｇａｔｅは”Ｌ”となるため、Ｒ−ゲート２６は閉じられた状態となっている。

そして、間欠動作制御信号＼ＥＮが例えば数回以上繰り返された後（この状態ではＬＰＦ２９の出力信号ＬＰＦｏｕｔはグランド側のレベルに張り付く）、図２（Ｃ）の通りＲ−ゲート開閉制御信号Ｃｇａｔｅはｏｆｆからｏｎになる。
Ｒ−ゲート開閉制御信号Ｃｇａｔｅがｏｆｆからｏｎになる時刻をｔｏとした場合におけるＰＬＬ回路２７による周波数引込の様子を図８に示す。

間欠動作制御信号＼ＥＮが、最初に”Ｌ”となった場合における初期状態では、Ｒ−ゲート開閉制御信号Ｃｇａｔｅは、まだｏｆｆであるため、リファレンスクロックＲ−ＣＬＫが位相比較器２８へ入力されない状態である。
このため、ＬＰＦ２９の出力信号ＬＰＦｏｕｔは、位相比較器２８の位相検出の結果を受けてグランド側に張り付いている。そして、リファレンスクロックＲ−ＣＬＫが時刻ｔｏで入力されると、図８に示すようにＬＰＦ２９の出力信号ＬＰＦｏｕｔは、グラウンドレベルから電源電圧Ｖｄｄ側に向かって上昇していく。
この場合、図６及び図７で説明したように可変クロックＶ−ＣＬＫに対して間欠動作制御信号＼ＥＮの立ち下がりタイミングがＴ／４≦Ｔａ≦Ｔ／２程度で同期するように設定されている。

以下は、何故ＬＰＦ２９の出力信号ＬＰＦｏｕｔが電源電圧Ｖｄｄに向かって上昇していくのか、そして、最終的には位相同期が確定されるのか、についての解説である。
位相比較器２８に入力される可変クロックＶ−ＣＬＫについて、非同期状態においてはどちらが先に位相比較器２８に入力されるのか、その発生頻度を考えた場合、Ｔ／４≦Ｔａ≦Ｔ／２であるが故に、リファレンスクロックＲ−ＣＬＫが可変クロックＶ−ＣＬＫに先行して（進み位相で）入力される場合の方が高くなる。このバイアス効果は、可変クロックＶ−ＣＬＫの位相を進めるべく、出力信号ＬＰＦｏｕｔを電源電圧Ｖｄｄへ向かって遷移させる様、ＰＬＬループが動作する。
つまり、周波数引込範囲の近傍まではＴａによるバイアス効果により出力信号ＬＰＦｏｕｔを遷移させ、その後、一般に言われるＰＬＬ回路のキャプチャプロセスに移行し位相同期が確定することとなる。
このようにして周波数引込が行われ、ＬＰＦ２９の出力信号ＬＰＦｏｕｔのレベルは位相同期した状態に保持される。

また、このように位相同期した状態において、何らかの原因で位相同期状態から離脱した状態が発生した場合にも図９に示すように再び位相同期状態に設定する動作が行われる。
図９に示すように位相同期した状態から何らかの原因で位相同期が外れた状態になると、図９（Ａ）に示すようにＬＰＦ２９の出力信号ＬＰＦｏｕｔが例えば電源電圧側のレベルへと変化する。
位相同期が外れた状態は、同期検出回路３２によりモニタされている。そして、図９（Ｂ）に示すように位相同期が外れた状態が例えば所定時間ｔｃ（ｔｃは例えば２００ｍＳ程度）以上継続すると、図９（Ｃ）に示すように（ＦＰＧＡ３１は）Ｒ−ゲート開閉制御信号Ｃｇａｔｅをｏｎからｏｆｆにする。すると、位相比較器２８には、リファレンスクロックＲ−ＣＬＫが入力されなくなるので、図９（Ａ）に示すようにＬＰＦ２９の出力信号ＬＰＦｏｕｔのレベルはグラウンドレベル側に向かって変化する。

そして、上記Ｒ−ゲート開閉制御信号Ｃｇａｔｅをｏｆｆにした時間が例えばｔｏｆｆ（例えば２００ｍＳ程度）以上経過すると、ＦＰＧＡ３１は、Ｒ−ゲート開閉制御信号Ｃｇａｔｅをｏｆｆからｏｎにする（図９（Ｃ）参照）。すると、図８で説明したようにＬＰＦ２９の出力信号ＬＰＦｏｕｔはグランドレベルから電源電圧Ｖｄｄ側に向かって上昇し、その過程で周波数引込動作が円滑に行われる。
一方、上記の動作において、Ｒ−ゲート開閉制御信号Ｃｇａｔｅをｏｆｆからｏｎにした場合、周波数引込に失敗する場合もあり得る。このため、ＦＰＧＡ３１は、この動作を同期検出回路３２の出力によりモニタする。図１０は、図９の動作を行った場合の、周波数引込に失敗した場合の動作を示す。
上記のように、ＦＰＧＡ３１は同期検出回路３２の出力信号の状態をモニタする。そして、例えば図１０に示すようにＲ−ゲート開閉制御信号Ｃｇａｔｅをｏｆｆからｏｎにした後、例えば所定時間ｔｄ（例えば２００ｍＳ程度）経過しても同期していない状態（＼ｕｎｌｏｃｋ状態）が継続した場合には、ＦＰＧＡ３１はＲ−ゲート開閉制御信号Ｃｇａｔｅを再びｏｎからｏｆｆにする。

そして、図９で説明したようにＦＰＧＡ３１は、時間ｔｏｆｆ後にＲ−ゲート開閉制御信号Ｃｇａｔｅをｏｆｆからｏｎにして周波数引込を繰り返させる。
周波数引込が行われると、リファレンスクロックＲ−ＣＬＫに位相同期した可変クロックＶ−ＣＬＫが入力されるサンプリングパルス生成回路２３は、映像信号期間における撮像信号をサンプリングするサンプリングパルスＳＰをＣＤＳ＆Ａ／Ｄ回路２１に出力し、撮像信号における信号部を、その信号部を抽出するタイミングで安定して抽出させるようになる。

このように信号部を抽出するタイミングが安定して行われることにより、画質の良い内視鏡画像が得られる。
以上説明したように本実施例によれば、簡単な構成で、低位相雑音特性の低帯域ループ特性に設定した状態で周波数引込を円滑に行うことができる。また、低帯域ループ特性をキャプチャレンジとほぼ無関係に設定でき、位相比較周波数が高く、間欠動作の繰り返し周期が長い場合に非常に有効である。
また、簡単な構成で実現することができる。また、閉ループ応答を、低位相雑音特性の低帯域ループ特性に設定できるので、周波数引込後には安定した動作を確保でき、画質の良い内視鏡画像を継続して得ることができる。

次に本発明の実施例２を図１１を参照して説明する。図１１は、本発明の実施例２を備えた内視鏡システム１Ｃを示す。この内視鏡システム１Ｃは、図１の内視鏡システム１において、電子内視鏡２に搭載されたＣＣＤ１５とは画素数が異なるＣＣＤ１５Ｂを搭載して電子内視鏡２Ｂにも対応できるようにしている。図１１ではＣＣＤ１５Ｂを搭載した電子内視鏡２Ｂを示しているが、図１に示した電子内視鏡２にも対応できるビデオプロセッサ３Ｃを採用している。
このため、各電子内視鏡２，２Ｂは、各電子内視鏡を識別すると共に、それに搭載されたＣＣＤの画素数を識別するＩＤ情報を発生するＩＤ部５１を例えばコネクタ９に内蔵している。
また、本実施例におけるビデオプロセッサ３Ｃは、各ＩＤ部５１のＩＤ情報を検出するＩＤ検出回路５２を内蔵し、検出されたＩＤ情報はＦＰＧＡ３１に入力される。

また、図１１に示すこのビデオプロセッサ３Ｃは、図１のビデオプロセッサ３において、さらにＰＬＬ回路２７に分周回路５３を備えたＰＬＬ回路２７Ｃを採用している。この分周回路５３はＦＰＧＡ３１により分周比が、ＩＤ情報に含まれるＣＣＤの画素数に応じて可変設定される。
また、ＦＰＧＡ３１も、分周回路５４を内蔵し、ＣＣＤ１５或いは１５Ｂの画素数等の種別に応じた分周比で分周したタイミング信号をＣＣＤ駆動回路１７に出力する。つまり、分周回路５３、５４は、実際に駆動されるＣＣＤの画素数に応じてその分周比が同じ値が選択されるようにしいる。
また、ＦＰＧＡ３１は、ＣＣＤの画素数に応じてリファレンスクロックＲ−ＣＬＫ及び可変クロックＶ−ＣＬＫが変更されるのに伴い、遅延回路３４における遅延の時間Ｔａを切り替える。具体的には、例えば分周比と反比例した遅延の時間Ｔａが選択設定される。画素数の変化があまり大きくない場合には、遅延の時間Ｔａを切り替えることなく共通に使用しても良い。

なお、サンプリングパルス生成回路２３は、必要に応じてＣＣＤの画素数に応じて内部の遅延回路等による遅延量を切り替えるようにしても良い。
その他の構成は実施例１と同様の構成であり、同じ構成要素には同じ符号を付け、その説明を省略する。
本実施例によれば、ＣＣＤの画素数が異なる場合にも、その画素数のＣＣＤを適切に駆動できるように分周回路５４で分周したＣＣＤ駆動信号を発生し、これに対応して撮像信号に対する信号処理側もＰＬＬ回路２７Ｃ内において分周回路５３で可変クロックＶ−ＣＬＫを分周して位相比較器２８により位相比較するようにしている。
従って、本実施例によれば、ＣＣＤの画素数が異なる場合にも、実施例１の場合と同様に無調整でそのＣＣＤを内蔵した電子内視鏡に適切に対応できるようになる。その他、実施例１と同様の効果を有する。

以上説明した実施例１及び２においては、リファレンスクロックＲ−ＣＬＫのＰＬＬ回路２７，２７Ｃ（の位相比較器２８）への入力の開閉をリミッタアンプ２５と位相比較器２８との間に設けたＲ−ゲート２６を用いて構成しているが、例えば図１２に示す変形例のような構成にしても良い。
図１２は実施例１に適用した変形例の内視鏡システム１Ｂの構成を示す。この内視鏡システム１Ｂにおけるビデオプロセッサ３Ｂは、図１のビデオプロセッサ３において、Ｒ−ゲート２６に相当するゲート回路をＦＰＧＡ３１とＣＣＤ駆動回路１７との間に配置した構成にしている。
具体的には、Ｒ−ゲート開閉制御信号Ｃｇａｔｅ及び間欠動作制御信号＼ＥＮはＯＲ回路６１に入力され、このＯＲ回路６１の出力信号はＮＡＮＤ回路６２に入力される。このＮＡＮＤ回路６２には実施例１の場合と同様にＣＣＤ駆動信号を発生するためにタミング信号が入力され、このＮＡＮＤ回路６２の出力はインバータ回路６３を介してＣＣＤ駆動回路１７に入力される。なお、ＮＡＮＤ回路６２の代わりにＡＮＤ回路を用いてインバータ回路６３を省いても良い。

その他の構成は実施例１と同様である。図１２において、間欠動作制御信号＼ＥＮが”Ｈ”の期間、つまり位相調整期間付近を除外した映像信号期間においては、ＮＡＮＤ回路６２によるゲートは開となり、この映像信号期間においては実施例１と同様にＣＣＤ１５は駆動される。
また、間欠動作制御信号＼ＥＮが”Ｌ”となる位相調整期間においては、ＦＰＧＡ３１がＲ−ゲート開閉制御信号Ｃｇａｔｅを出力するか否かによりＦＰＧＡ３１からＣＣＤ駆動回路１７にタイミング信号（この場合にはリセットパルス）が出力されるか否かが決定される。そして、これにより、リセットパルスが、ＣＣＤ１５を経てリファレンスクロックＲ−ＣＬＫとして位相比較器２８に入力されるか否かのゲート開閉が制御される。
本変形例では、ゲート手段は、各位相調整期間においてＣＣＤ駆動回路１７へのリファレンスクロックＲ−ＣＬＫの入力の開閉を行う動作となる。そして、周波数引込などの動作は、実質的に実施例１と同様となる。そして、実施例１とほぼ同様の効果が得られる。［付記］
１．着脱自在に接続される内視鏡に内蔵された撮像素子から出力される基準クロックに対して、電圧制御発振回路で発生した可変クロックを位相比較器で位相比較するフェーズロックドループ回路を用いて、前記基準クロックに位相同期した可変クロックを生成する内視鏡用信号処理方法において、
前記フェーズロックドループ回路を、間欠的な期間、動作状態に設定する動作制御信号を発生する動作制御信号ステップと、
前記動作制御信号の出力開始時のタイミングを、前記可変クロックの出力タイミングと少なくとも前記可変クロックの周期よりも短い所定時間内で同期させる同期タイミング設定ステップと、
前記基準クロックの前記フェーズロックドループ回路への入力を少なくともゲート閉からゲート開にするゲート開閉制御ステップと、
を具備することを特徴とする内視鏡用信号処理方法。

２．付記１において、さらに前記可変クロックが前記基準クロックに位相同期している状態か否かを検出する同期検出ステップを有し、
前記同期検出ステップにより、前記可変クロックが前記基準クロックに位相同期していない時間が、所定時間を越えた場合には、前記ゲート開から一旦ゲート閉にした後、前記ゲート開閉制御ステップを行う。

ケーブル長に基づく信号遅延量の補正をＰＬＬ回路を用いて自動的に調整する構成にすると共に、高画素に対応した高い周波数の場合にも低位相雑音特性に設定した状態で簡単に周波数引込を円滑に行うことができ、画質の良い内視鏡画像を得ることができる。

本発明の実施例１を備えた内視鏡システムの全体構成を示すブロック図。 内視鏡を接続して駆動した場合におけるリセットパルス、撮像信号等を示すタイミングチャート。 映像信号期間と位相調整期間の説明図。 同期検出回路の構成例を示す回路図。 図４の動作説明図。 ＰＬＬ回路における可変クロックと、位相比較器を動作状態に設定する間欠動作制御信号とを周波数引込させ易い所定のタイミングに同期させることの説明図。 ＰＬＬ動作させた場合の各部の出力を示すタイミングチャート。 ゲート信号をｏｆｆからｏｎにしてＰＬＬ回路を動作させた場合における周波数引込を行う様子を示す図。 同期状態をモニタして、同期が外れた場合には一旦ゲート信号をｏｆｆにした後、ｏｎにして周波数引込を行う様子を示す動作説明図。 図９の動作の場合においてさらに周波数引込に失敗した場合の動作説明図。 本発明の実施例２を備えた内視鏡システムの全体構成を示すブロック図。 変形例を備えた内視鏡システムの全体構成を示すブロック図。

符号の説明

１…内視鏡システム
２…電子内視鏡
３…ビデオプロセッサ
６…挿入部
１５…ＣＣＤ
１７…ＣＣＤ駆動回路
２１…ＣＤＳ＆Ａ／Ｄ回路
２６…Ｒ−ゲート
２７…ＰＬＬ回路
２８…位相比較器
２９…ＬＰＦ
３０…ＶＣＸＯ
３１…ＦＰＧＡ
３２…同期検出回路
３３…ラッチ回路
３４…遅延回路

Claims (5)

1. 着脱自在に接続される内視鏡に内蔵された撮像素子から出力される基準クロックに対して、電圧制御発振回路で発生した可変クロックを位相比較器で位相比較するフェーズロックドループ回路を用いて、前記基準クロックに位相同期した可変クロックを生成する信号処理を行う内視鏡用信号処理装置において、
   前記フェーズロックドループ回路を、間欠的な期間、動作状態に設定する動作制御信号を発生する動作制御信号発生手段と、
   前記動作制御信号の出力開始時のタイミングを、前記可変クロックの出力タイミングと少なくとも前記可変クロックの周期よりも短い所定時間内で同期させる同期タイミング設定手段と、
   前記基準クロックの前記フェーズロックドループ回路への入力の開閉を行うゲート手段と、
   を具備することを特徴とする内視鏡用信号処理装置。
2. さらに前記可変クロックが前記基準クロックに位相同期している状態か否かを検出する同期検出手段を有することを特徴とする請求項１に記載の内視鏡用信号処理装置。
3. 前記可変クロックの周期をＴとした場合、前記可変クロックの出力タイミングからＴ／４〜Ｔ／２程度以内に前記動作制御信号の出力開始時のタイミングとなるように前記所定時間が設定されることを特徴とする請求項１に記載の内視鏡用信号処理装置。
4. 前記同期検出手段は、前記可変クロックが前記基準クロックに位相同期していない時間が、所定時間を越えたか否かをモニタし、前記所定時間を越えた場合には、前記ゲート手段を一旦閉にした後、開にすることを特徴とする請求項２に記載の内視鏡用信号処理装置。
5. さらに前記内視鏡に内蔵された撮像素子の種別の情報により、前記フェーズロックドループ回路を構成する分周回路の分周比を制御することを特徴とする請求項１に記載の内視鏡用信号処理装置。

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