JPH04370581A

JPH04370581A - Ｐｌｌ回路

Info

Publication number: JPH04370581A
Application number: JP3173218A
Authority: JP
Inventors: Mikiyoshi Suzuki; 幹芳鈴木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-06-18
Filing date: 1991-06-18
Publication date: 1992-12-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、光ディスクや光磁気
ディスク、磁気ディスク等のディスクドライブ装置等の
情報記録再生装置における高速データ転送、あるいは高
速データ通信等で使用するのに好適なＰＬＬ（フェーズ
・ロックド・ループ）回路に係り、特に、高速データ転
送が可能な光ディスクなどのデータが書き込まれていな
い領域や、欠陥のある領域を読み出す際に、ＰＬＬ回路
のロック状態を監視してＰＬＬの飽和を防止することに
より、安定動作を可能にしたＰＬＬ回路に関する。

【０００２】

【従来の技術】従来から、光ディスクや光磁気ディスク
、磁気ディスク等のディスクドライブ装置では、光ディ
スクや磁気ディスクなどから読み出した信号からクロッ
クを再生するために、ＰＬＬ回路が使用されている。

【０００３】光ディスクや磁気ディスクについては、国
際的な基準としてのフォーマットが規定されており、通
常、セクタ単位で読み出し動作や書き込み動作が行われ
る。なお、各セクタは、制御用情報が記憶されるプリフ
ォーマット部と、記憶・保存するデータが記憶されるデ
ータエリアとから構成されている。

【０００４】そして、セクタのプリフォーマット部にお
けるＶＦＯと呼ばれる同一パターンの繰り返えし領域で
、引き込み動作を開始し、ＶＦＯが終了する前にロック
するように設計されている。また、ＶＦＯでロックした
後は、データエリアからの入力データパルスにロックす
るように制御される。

【０００５】しかしながら、ＶＦＯにドロップアウトが
あった場合や、データが書き込まれていない領域でロッ
クしようとすると、ＰＬＬ回路をロックすべき信号がな
いので飽和してしまい、次のセクタのプリフォーマット
部において、ＰＬＬ回路をロックすることができない、
というケースが生じる。

【０００６】このような不都合を解決する従来の一つの
対策として、ＰＬＬ回路のロック状態を監視する手段を
設け、ＰＬＬ回路のロック状態が発生したことを検知す
ることによって、その誤動作を防止するようにしたＰＬ
Ｌ回路が知られている（例えば特開平２−１４１９７６
号公報）。

【０００７】このＰＬＬ回路では、ＰＬＬ回路のロック
状態監視回路によって、ＰＬＬ回路のロック状態を監視
し、所定時間が経過してもＰＬＬ回路がロックしないと
きには、ＰＬＬ回路の飽和を防止するために、基準クロ
ックにロックするように構成している。換言すれば、Ｐ
ＬＬ回路が入力データにロックしないときは、基準クロ
ックにロックさせることによって、ＰＬＬ回路の飽和を
防止するようにしている。

【０００８】ところが、最近のディスク装置では、デー
タ転送の高速化が進み、周辺回路の動作周波数が限界に
きている。このような高速ディスク装置では、ＰＬＬ回
路に用いられる電圧制御発振器の発振周波数が充分に高
く設定されているので、制御電圧の値によっては周辺回
路の動作周波数が限界を超えてしまう、という不都合が
ある。

【０００９】そのため、ＰＬＬ回路のロック状態を監視
する手段を用いる従来の回路では、監視回路自体におい
て、その動作周波数が周波数限界を超えていまい、異常
発振が持続してしまうと共に、ロック状態の監視も不可
能になるので、安定動作を行うＰＬＬ回路を構成するこ
とができない。

【００１０】その上、この従来のロック状態を監視する
監視回路では、設定時間が１つ（一種類）しかないので
、発振出力中心周波数が複数個あるＰＬＬ回路において
は、確実にＰＬＬ回路の飽和を防止することができない
、という不都合もある。その理由は、一般に、ＰＬＬ回
路では、発振出力周波数とＰＬＬループの帯域は、ほぼ
比例関係にあり、発振出力周波数が高い場合には、ＰＬ
Ｌループの帯域が広く、発振出力周波数が低い場合には
、ＰＬＬループの帯域は狭くなる。

【００１１】また、ＰＬＬループの広さと系のレスポン
スの速さは、比例関係にあるので、帯域が広いときは、
ＰＬＬが飽和するまでの時間およびロックするまでの時
間も短くなる。しかしながら、設定時間が１つしかない
ロック状態監視回路では、これらの要件を全て満足させ
る監視時間を設定することができない、からである。す
なわち、発振出力中心周波数を低い方に合せて、監視回
路の時間を設定しようとすると、帯域が狭いので、ＰＬ
Ｌがロックするまでの時間が長くかかり、また、飽和す
るまでの時間も長いので、その設定時間を長くする必要
がある（低い周波数を優先する場合）。

【００１２】ところが、このような要件を満たす長い時
間に設定すると、発振出力中心周波数が高い（飽和する
までの時間が短い）場合には、ＰＬＬがロックできなか
ったときは、その設定時間が経過する前にＰＬＬ回路が
飽和する恐れがあり、飽和防止の機能が作用しない、。逆に、発振出力中心周波数を高い方に合せて、監視回路
の時間を短く設定すると、低い周波数のときは、ＰＬＬ
がロックするまでの時間が長くかかるので、ロックされ
ない状態のままで監視時間が終了してしまう（高い周波
数を優先する場合）、という不都合を生じる。

【００１３】

【発明が解決しようとする課題】この発明では、従来の
ＰＬＬ回路におけるこのような不都合、すなわち、高速
データ転送が可能な光ディスクや磁気ディスクなどにお
いて、データが書き込まれていない領域や、欠陥のある
領域を読み出す時に、設定時間が一種類しかないロック
状態監視回路では、複数個の発振出力中心周波数をもつ
ＰＬＬ回路の場合には、確実にＰＬＬ回路の飽和を防止
することができない、という不都合を解決し、発振出力
中心周波数がどのような周波数でも、最適な監視時間が
設定できるようにしてＰＬＬ回路の飽和を防止すること
により、安定動作を可能にしたＰＬＬ回路を提供するこ
とを目的とする。

【００１４】

【課題を解決するための手段】この発明では、第１に、
一方の入力端子に切換えスイッチを介して入力データパ
ルス、または該入力データパルスの周波数にほぼ等しい
周波数の基準クロックが入力される位相比較器と、該位
相比較器の出力信号が入力され、遮断周波数が前記基準
クロックの周波数に応じて切換えられるローパスフィル
タと、該ローパスフィルタの出力信号により発振出力が
制御される電圧制御発振器と、該電圧制御発振器の出力
を前記位相比較器の他方の入力としてフィードバックす
ることによって入力データに前記発振出力を追従させる
ＰＬＬ回路であり、かつ、前記位相比較器の入力信号と
前記切換えスイッチの制御信号に基いて前記ＰＬＬのロ
ック状態を検出するロック検出手段と、該ロック検出手
段の検出信号に基いて前記ＰＬＬがロックするまでの時
間を監視することによりロック動作を監視するロック監
視手段とを備え、所定時間までにロックしないときは、
前記ＰＬＬの追従動作を停止させるＰＬＬ回路において
、前記基準クロックとして複数の異なる周波数の基準ク
ロックを出力する基準クロック出力手段と、前記ロック
監視手段の所定時間を前記入力データパルスの周波数に
応じて切換える監視時間切換え手段、とを備え、入力デ
ータパルスの周波数に応じて基準クロックの周波数と監
視時間とを切換えるように構成している。

【００１５】第２に、一方の入力端子に切換えスイッチ
を介して入力データパルス、または該入力データパルス
の周波数にほぼ等しい周波数の基準クロックが入力され
る位相比較器と、該位相比較器の出力信号が入力され、
遮断周波数が前記基準クロックの周波数に応じて切換え
られるローパスフィルタと、該ローパスフィルタの出力
信号により発振出力が制御される電圧制御発振器と、該
電圧制御発振器の出力を前記位相比較器の他方の入力と
してフィードバックすることによって入力データに前記
発振出力を追従させるＰＬＬ回路であり、かつ、前記位
相比較器の入力信号と前記切換えスイッチの制御信号に
基いて前記ＰＬＬのロック状態を検出するロック検出手
段と、該ロック検出手段の検出信号に基いて前記ＰＬＬ
がロックするまでの時間を監視することによりロック動
作を監視するロック監視手段とを備え、所定時間までに
ロックしないときは、前記ＰＬＬの追従動作を停止させ
るＰＬＬ回路において、前記基準クロックとして複数の
異なる周波数の基準クロックを出力する基準クロック出
力手段と、同心円状または螺旋状のトラックが形成され
、かつ、複数のトラックを含む複数のゾーンに分割され
た記録媒体を、一定の角速度で回転させたとき、各ゾー
ンに記録する単位時間当りの記録情報量が、その外周に
向うゾーンほど増大するフォーマット形式の記録媒体と
、前記ロック監視手段の所定時間を前記記録媒体のゾー
ンに応じて切換える監視時間切換え手段、とを備え、前
記記録媒体からの再生信号を前記位相比較器の入力デー
タパルスとし、該入力データパルスの周波数に応じて基
準クロックの周波数と監視時間とを切換えるように構成
している。

【００１６】第３に、一方の入力端子に切換えスイッチ
を介して入力データパルス、または該入力データパルス
の周波数にほぼ等しい周波数の基準クロックが入力され
る位相比較器と、該位相比較器の出力信号が入力され、
遮断周波数が前記基準クロックの周波数に応じて切換え
られるローパスフィルタと、該ローパスフィルタの出力
信号により発振出力が制御される電圧制御発振器と、該
電圧制御発振器の出力を前記位相比較器の他方の入力と
してフィードバックすることによって入力データに前記
発振出力を追従させるＰＬＬ回路であり、かつ、前記位
相比較器の入力信号と前記切換えスイッチの制御信号に
基いて前記ＰＬＬのロック状態を検出するロック検出手
段と、該ロック検出手段の検出信号に基いて前記ＰＬＬ
がロックするまでの時間を監視することによりロック動
作を監視するロック監視手段とを備え、所定時間までに
ロックしないときは、前記ＰＬＬの追従動作を停止させ
るＰＬＬ回路において、前記基準クロックとして複数の
異なる周波数の基準クロックを出力する基準クロック出
力手段と、同心円状または螺旋状のトラックを有し、一
定の角速度で回転させたとき得られる再生信号の周波数
が内外周に関係なく一定であるフォーマット形式の記録
媒体と、前記ロック監視手段の所定時間を前記記録媒体
の回転数に応じて切換える監視時間切換え手段、とを備
え、前記記録媒体からの再生信号を前記位相比較器の入
力データパルスとし、該入力データパルスの周波数に応
じて基準クロックの周波数と監視時間とを切換えるよう
に構成している。

【００１７】

【作用】この発明では、複数個の発振出力中心周波数を
もつＰＬＬ回路において、その中心周波数の複数段階の
切換えを可能に構成し、その周波数の切換えのために、
ＰＬＬ回路のロックを監視してＰＬＬの追従動作を切換
えると共に、ロック監視の設定時間を入力データパルス
の周波数に応じて切換えるようにして、ＰＬＬ回路の飽
和を防止し、安定動作を可能にしている（請求項１の発
明）。

【００１８】また、記録媒体の内外周の記録再生信号の
周波数が異なるＭＣＡＶフォーマットをもつ記録媒体に
おいて、ロック監視の設定時間をゾーンによって変化す
る記録再生信号の周波数に応じて切換えるようにして、
同様に、ＰＬＬ回路の飽和を防止することにより、安定
動作を可能にしている（請求項２の発明）。

【００１９】さらに、記録再生条件が異なり、回転周波
数を切換える必要のある同一ＣＡＶフォーマットをもつ
複数種類の記録媒体からの再生信号を入力データパルス
とする場合に、ロック監視の設定時間を記録再生信号の
周波数に応じて切換えるようにして、同じく、ＰＬＬ回
路の飽和を防止することにより、安定動作を可能にして
いる（請求項３の発明）。

【００２０】

【実施例１】次に、この発明のＰＬＬ回路について、図
面を参照しながら、その実施例を詳細に説明する。この
実施例は、請求項１の発明に対応している。

【００２１】図１は、この発明のＰＬＬ回路について、
要部構成の一実施例を示す機能ブロック図である。図に
おいて、１は基準クロック発生器で、１１〜１３はそれ
ぞれ異なる周波数のクロック発生部、２は基準クロック
切換器、３は制御信号によって切換え駆動される切換ス
イッチ、４は位相比較器で、ａとｂはその入力端子、５
はローパスフィルタ、６は電圧制御発振器（ＶＣＯ）、
７はロック検出器、８はロック監視回路を示し、また、
ｆ１〜ｆ３はそれぞれ周波数が異なる基準クロック信号
、ｆｒｅｆ　は選択された基準クロック信号、Ｖｃはロ
ーパスフィルタ５の出力信号、ＲＤ−ＧＡＴＥは制御信
号、ＲＤ−ＧＡＴＥ′はロック監視回路８から発生され
る切換スイッチ３の制御信号、ＲＤ−ＣＬＫは再生クロ
ック信号、ＳＬはロック検出信号、Ｓ１は入力データパ
ルス、Ｓ２はＣＰＵから与えられる基準クロック選択信
号、Ｓ３は同じくＣＰＵから与えられるフィルタ時定数
切換え信号、Ｓ４はＣＰＵから与えられるゲイン切換え
信号、Ｓ５はＣＰＵから与えられるロック監視設定時間
切換え信号を示す。

【００２２】この図１に示すＰＬＬ回路は、従来と同様
の位相比較器４と、ローパスフィルタ５と、電圧制御発
振器６、とによって構成されている。そして、位相比較
器４の一方の入力端子ａには、制御信号ＲＤ−ＧＡＴＥ
′により切換え駆動される切換スイッチ３を介して供給
される入力データパルスＳ１、または、基準クロック発
生器１により発生され、基準クロック信号切換器２によ
って選択された基準クロック信号ｆｒｅｆ　、が入力さ
れる。

【００２３】基準クロック発生器１は、周波数がそれぞ
れ異なる複数個（図１では３個）の基準クロック信号ｆ
１〜ｆ３が、クロック発生部１１〜１３によって発生さ
れ、その内の１個の基準クロック信号ｆｒｅｆ　が、基
準クロック切換器２により選択されて出力される。ここ
で、基準クロック信号ｆ１〜ｆ３は、ｆ１＜ｆ２＜ｆ３
の関係にあるとする。

【００２４】この場合に、基準クロック切換器２による
基準クロック信号ｆ１〜ｆ３の選択は、要求されるＰＬ
Ｌの発振周波数（入力データパルスの周波数）と概略等
しい発振周波数の基準クロック信号ｆ１〜ｆ３が、図示
しないＣＰＵからの指令によって選択され、基準クロッ
ク信号ｆｒｅｆ　として基準クロック切換器２から出力
される。

【００２５】位相比較器４の出力は、ローパスフィルタ
５を介して、出力信号Ｖｃとして電圧制御発振器６へ入
力される。この電圧制御発振器６の出力信号は、位相比
較器４の他方の入力端子ｂへ入力されると共に、ロック
監視回路８へも入力されている。この電圧制御発振器６
の出力信号は、同時に、再生クロック信号ＲＤ−ＣＬＫ
として外部へ出力される。

【００２６】ここで、ローパスフィルタ５の遮断周波数
について説明する。図２は、ローパスフィルタ５の周波
数特性の一例を示す図である。図の横軸は周波数ｆ、縦
軸はゲインを示し、また、ｆ１〜ｆ３は基準クロック信
号、ｆｒｅｆは選択された基準クロック信号、ω１　〜
ω３　は遮断周波数を示す。この図２に示すように、ロ
ーパスフィルタ５の遮断周波数は、基準クロック信号ｆ
ｒｅｆ　がｆ１，ｆ２，ｆ３のとき、それぞれω１　，
ω２　，ω３　となるように、ＣＰＵによって切換えら
れる。

【００２７】また、電圧制御発振器６の電圧−周波数変
換利得Ｋｖは、次のように設定される。図３は、電圧制
御発振器６の電圧−周波数変換利得Ｋｖの特性の一例を
示す図である。図の横軸は入力電圧Ｖｃ、縦軸は周波数
ｆを示す。電圧制御発振器６の電圧−周波数変換利得Ｋ
ｖは、この図３に示すように、基準クロック信号ｆｒｅ
ｆ　がｆ１，ｆ２，ｆ３のとき、それぞれＫｖ１　，Ｋ
ｖ２　，Ｋｖ３　となるように、同じくＣＰＵによって
切換えられる。

【００２８】次に、ＰＬＬ回路の開ループ伝達特性（周
波数−利得特性）を説明する。図４は、ＰＬＬ回路の周
波数−利得特性の一例を示す図である。図の横軸は周波
数ｆ、縦軸はゲインを示す。この図４から明らかなよう
に、基準クロック信号ｆｒｅｆ　が高くなるほど、帯域
が広くなり、ＰＬＬループのレスポンスが速くなってい
る。

【００２９】さて、図１に戻ると、ロック検出器７には
、ロック監視回路８から発生され、切換スイッチ３を切
換え駆動する制御信号ＲＤ−ＧＡＴＥ′と、この切換ス
イッチ３の出力も入力されている。このロック検出器７
は、電圧制御発振器６の出力信号ＲＤ−ＣＬＫ（再生ク
ロック信号）によって、入力データパターンを読み込み
、一定の繰り返えしパターンが連続して検出されたとき
、ロック検出信号ＳＬを出力する。このようにして、ロ
ック検出器７は、ＰＬＬのロック状態を検出する。

【００３０】次に、ロック監視回路８には、制御信号Ｒ
Ｄ−ＧＡＴＥと、ロック検出器７からのロック検出信号
ＳＬ、および、ＣＰＵからのロック監視時間の切換え信
号ＳＳが入力される。そして、これらの入力信号によっ
て、切換スイッチ３の制御信号ＲＤ−ＧＡＴＥ′を出力
する。

【００３１】図５は、図１に示したこの発明のＰＬＬ回
路において、ロック監視回路８の詳細な構成の一実施例
を示す機能ブロック図である。図において、８１はイン
バータ、８２はノアゲート回路、８３はナンドゲート回
路、８４はインバータ、Ｍ／Ｍ１〜Ｍ／Ｍ３はモノマル
チバイブレータ、Ｍｕｘはマルチプレクサを示し、また
、各信号は図１と同様であり、ＸＲＤ−ＧＡＴＥはイン
バータ８１の出力信号、ＭＭ１〜ＭＭ３はそれぞれモノ
マルチバイブレータＭ／Ｍ１〜Ｍ／Ｍ３の出力信号、Ｍ
ＭはマルチプレクサＭｕｘの出力信号、ＸＲＤ−ＧＡＴ
Ｅ′はナンドゲート回路８３の出力信号を示す。

【００３２】ロック監視回路８は、この図５に示すよう
に、インバータ８１、モノマルチバイブレータＭ／Ｍ１
〜Ｍ／Ｍ３、マルチプレクサＭｕｘ、ノアゲート回路８
２、ナンドゲート回路８３、およびインバータ８４、に
よって構成されている。制御信号ＲＤ−ＧＡＴＥは、イ
ンバータ８１を介して、３個のモノマルチバイブレータ
Ｍ／Ｍ１〜Ｍ／Ｍ３にそれぞれ入力されている。そして
、これらのモノマルチバイブレータＭ／Ｍ１〜Ｍ／Ｍ３
からは出力信号ＭＭ１〜ＭＭ３が、マルチプレクサＭｕ
ｘへ入力される。

【００３３】図６は、図５のモノマルチバイブレータＭ
／Ｍ１〜Ｍ／Ｍ３の動作を説明するタイミングチャート
である。図の各信号波形の符号は、図５の符号位置に対
応している。また、ｔ１〜ｔ３は時間幅を示す。

【００３４】この図６に示すように、モノマルチバイブ
レータＭ／Ｍ１，Ｍ／Ｍ２，Ｍ／Ｍ３は、インバータ８
１の出力信号ＸＲＤ−ＧＡＴＥ（制御信号ＲＤ−ＧＡＴ
Ｅの反転信号）がアクティブ（ローレベル）になること
によってトリガーされ、それぞれ時間幅ｔ１，ｔ２，ｔ
３（ｔ１＞ｔ２＞ｔ３）のパルスを出力信号ＭＭ１，Ｍ
Ｍ２，ＭＭ３として発生する。マルチプレクサＭｕｘは
、ＣＰＵからの指示によって基準クロック信号ｆｒｅｆ
がｆ１，ｆ２，ｆ３のとき、それぞれ出力信号ＭＭ１，
ＭＭ２，ＭＭ３を選択して、出力信号ＭＭを発生する。

【００３５】ノアゲート回路８２には、マルチプレクサ
Ｍｕｘの出力信号ＭＭと、ロック検出信号ＳＬとが入力
されている。また、ナンドゲート回路８３には、ノアゲ
ート回路８２の出力信号と、インバータ８１の出力信号
ＸＲＤ−ＧＡＴＥ（制御信号の反転信号）が入力されて
いる。

【００３６】次の図７は、基準クロック信号ｆｒｅｆ　
としてｆ３が選択された場合において、図５に示したロ
ック監視回路８の動作を説明するタイミングチャートで
ある。図の各信号波形の符号は、図５の符号位置に対応
しており、また、Ｖｃ（ｔｈ）はローパスフィルタ５の
出力信号の閾（しきい）値を示す。

【００３７】この図７では、基準クロック信号ｆｒｅｆ
　がｆ３で、モノマルチバイブレータＭ／Ｍ３の出力信
号ＭＭ３が選択された場合を示している。この出力信号
ＭＭ３のパルスが出力されている間（時間ｔ３）に、Ｐ
ＬＬがロックすると、ロック検出信号ＳＬがハイレベル
になり、ノアゲート回路８２の出力信号はローレベルに
なる。その結果、ナンドゲート回路８３は開かれたまま
の状態になる。

【００３８】したがって、ナンドゲート回路８３からは
、入力側のインバータ８１の出力信号ＸＲＤ−ＧＡＴＥ
（制御信号の反転信号）が、次のインバータ８４によっ
て反転されて、切換スイッチ３の制御信号ＲＤ−ＧＡＴ
Ｅ′（ロック監視回路８の出力信号）として出力される
。この制御信号ＲＤ−ＧＡＴＥ′は、図１の切換スイッ
チ３を入力データパルス側へ切換えるので、通常の記録
／再生動作が可能となる。

【００３９】これに対して、マルチプレクサＭｕｘから
出力信号ＭＭ３のパルス信号が発生されている間に、Ｐ
ＬＬがロックしないときは、ロック検出信号ＳＬがロー
レベルに保たれるので、ノアゲート回路８２の出力信号
はハイレベルになる。その結果、ナンドゲート回路８３
は閉じられ、このパルスが出力される時間ｔ３が終了す
ると同時に、ナンドゲート回路８３の出力信号ＸＲＤ−
ＧＡＴＥ（制御信号の反転信号）が反転される。

【００４０】この出力信号は、インバータ８１を通り、
ロック監視回路８の出力信号である制御信号ＲＤ−ＧＡ
ＴＥ′として、図１の切換スイッチ３とロック検出器７
へ入力される。したがって、切換スイッチ３は、この制
御信号ＲＤ−ＧＡＴＥ′によって基準クロック側に切換
えられるので、ＰＬＬ回路を構成する位相比較器４の入
力端子ａ側には、基準クロック発生器１からの基準クロ
ック信号ｆｒｅｆ　が入力され、ＰＬＬの飽和が防止さ
れる。

【００４１】ＰＬＬの飽和は、電圧制御発振器６のセク
タ制御電圧Ｖｃ（図７のＶｃ）が、図７に示した閾値Ｖ
ｃ（ｔｈ）を超えることによって発生される。しかしな
がら、この発明のＰＬＬ回路によれば、セクタ制御電圧
Ｖｃが、その閾値Ｖｃ（ｔｈ）を超える前に、位相比較
器４の入力端子ａが基準クロック側に切換えられるので
、ＰＬＬが飽和することはない。

【００４２】ここで、この発明のＰＬＬ回路のロック監
視回路８について、基準クロック信号の各周波数（ｆ１
〜ｆ３）におけるロック検出信号ＳＬと、インバータ８
１の出力信号ＸＲＤ−ＧＡＴＥ（制御信号の反転信号）
と、モノマルチバイブレータＭ／Ｍ１〜Ｍ／Ｍ３の出力
信号ＭＭ１〜ＭＭ３との関係を説明する。

【００４３】図８は、図５に示したロック監視回路８の
動作を説明するタイミングチャートである。図の各信号
波形の符号は、図５の符号位置に対応しており、また、
ｔ１〜ｔ３は出力信号ＭＭ１〜ＭＭ３のパルスの時間幅
を示す。

【００４４】この図８で、（１）　は選択された基準ク
ロック信号ｆｒｅｆ　がｆ１の場合、（２）　は選択さ
れた基準クロック信号ｆｒｅｆ　がｆ２の場合、（３）
　は選択された基準クロック信号ｆｒｅｆ　がｆ３の場
合を示している。すでに述べたように、基準クロック信
号ｆ１〜ｆ３は、ｆ１＜ｆ２＜ｆ３の関係にある場合で
あり、ｆ１が一番低い周波数で、ｆ２，ｆ３の順序で周
波数が高くなっている。そして、ＰＬＬがロックするま
での時間は、周波数が低いほど長くかかる。

【００４５】そこで、図８（１）　に示すように、一番
低い周波数ｆ１の場合に、ロック検出信号ＳＬを検出す
るためのモノマルチバイブレータＭ／Ｍ１の出力信号Ｍ
Ｍ１、すなわち、そのパルスの時間幅ｔ１が、他の図８
（２）　や（３）　の出力信号ＭＭ２，ＭＭ３よりも長
くなるように設定されている。このように、ロック検出
信号ＳＬを検出するためのモノマルチバイブレータＭ／
Ｍ１〜Ｍ／Ｍ３の各出力信号のＭＭ１〜ＭＭ３のパルス
の時間幅を設定することによって、ロック検出信号ＳＬ
を確実に検知することができる。

【００４６】仮りに、従来のように、モノマルチバイブ
レータの出力パルスの時間が一種類のみ、すなわち、ロ
ック監視時間の設定が一種類のみであるとすれば、一番
低い周波数ｆ１の場合でも、ロック検出信号ＳＬが検出
できるためには、図８（１）　のような時間幅ｔ１が必
要である。しかし、この状態で、例えば、一番高い周波
数ｆ３のときに、ロック監視を行うと、ＰＬＬがロック
できなかったときに、飽和が生じる恐れがある。

【００４７】次の図９は、モノマルチバイブレータの出
力パルスの時間幅ｔ１が一種類の場合のロック監視回路
８の動作を説明するタイミングチャートである。図の各
信号波形の符号は、図５の符号位置に対応しており、ま
た、Ａは閾値を超える点を示す。

【００４８】この図９に示すように、もし、ロック監視
時間が時間幅ｔ１の一種類のみであり、一番低い周波数
ｆ１の場合にも、ロック検出信号ＳＬが検出できるよう
に、長い時間幅ｔ１を設定したとする。この設定時間で
、一番高い周波数ｆ３のときに監視を行うと、帯域が広
いためにロックまでの時間は短いが、ロックできなかっ
た場合には、Ａ点で電圧制御発振器６のセクタ制御電圧
Ｖｃが、閾値Ｖｃ（ｔｈ）を超えてしまうので、ＰＬＬ
が飽和してしまう。

【００４９】しかしながら、この発明のＰＬＬ回路では
、すでに述べたように、複数個の発振出力中心周波数を
もつＰＬＬ回路において、その中心周波数の複数段階の
切換えを可能に構成しており、その周波数の切換えのた
めに、ＰＬＬ回路のロックを監視してＰＬＬの追従動作
を切換えると共に、ロック監視の設定時間を入力データ
パルスの周波数に応じて切換えるようにしている。この
設定時間は、図１のＣＰＵから与えられるロック監視設
定時間切換え信号Ｓ５によって制御される。したがって
、この実施例によれば、高速データ転送が可能な光ディ
スク、磁気ディスクなどのデータが書き込まれていない
領域や、欠陥のある領域を読み出す際に、ＰＬＬ回路が
ロックできない場合でも、その飽和が防止されるので、
高速データ転送に最適なＰＬＬ回路が得られることにな
る。

【００５０】

【実施例２】次に、この発明のＰＬＬ回路について、他
の実施例を説明する。この第２の実施例は、請求項２の
発明に対応している。この実施例は、記録媒体の内外周
の記録再生信号の周波数が異なるＭＣＡＶフォーマット
形式の記録媒体において、ロック監視の設定時間の切換
えを行う場合である。まず、記録媒体上のフォーマット
について説明する。

【００５１】図１０は、記録媒体上のＭＣＡＶフォーマ
ットの一例を示す図である。この図１０に示すように、
ＭＣＡＶフォーマットでは、１セクタは５１２バイトか
らなり、内側のゾーン１では、１トラックに例えば２５
セクタ、ゾーン２では１トラックに２６セクタ、……、
ゾーン２０では１トラックに４４セクタ、のように記録
媒体を半径方向に２１のゾーンに分割している。この記
録媒体を角速度一定で回転駆動すると、再生信号周波数
は、ゾーンの内周から段階的に高くなる。

【００５２】この再生信号を入力データパルスＳ１とし
て、図１に示したこの発明のＰＬＬ回路へ入力する場合
には、そのロック監視回路８を構成する図５のマルチプ
レクサＭｕｘの出力ＭＭとして、例えば、ゾーン１から
６では、マルチバイブレータＭ／Ｍ１の出力ＭＭ１を、
ゾーン７から１３では、マルチバイブレータＭ／Ｍ２の
出力ＭＭ２を選択し、また、ゾーン１４から２０では、
マルチバイブレータＭ／Ｍ３の出力ＭＭ３を、それぞれ
選択する。

【００５３】このように、記録媒体の内外周の記録再生
信号の周波数が異なるＭＣＡＶフォーマットをもつ記録
媒体の場合には、ゾーンに対応して、先に述べたロック
監視の設定時間を、記録再生信号の周波数に応じて切換
えれば、ＰＬＬ回路がロックできない場合でも、その飽
和が防止されるので、高速データ転送に最適なＰＬＬ回
路が得られることになり、安定動作が可能になる。

【００５４】

【実施例３】次に、この発明のＰＬＬ回路について、第
３の実施例を説明する。この第３の実施例は、請求項３
の発明に対応している。この第３の実施例は、記録再生
条件が異なり、回転周波数を切換える必要のある同一Ｃ
ＡＶフォーマット形式の複数種類の記録媒体からの再生
信号を入力データパルスとする場合において、ロック監
視の設定時間を切換える場合である。まず、記録媒体上
のＣＡＶフォーマットについて説明する。

【００５５】図１１は、記録媒体上のＣＡＶフォーマッ
トの一例を示す図である。この図１１に示すＣＡＶフォ
ーマットも、１セクタは５１２バイトから構成されてい
るが、内外周に関係なく、１トラックには、例えば２５
セクタが含まれている。このようなＣＡＶフォーマット
形式の記録媒体を角速度一定で回転駆動する場合には、
記録／再生信号周波数は、内外周に関係なく一定である
。

【００５６】しかし、同一のＣＡＶフォーマットを持つ
複数種類の記録媒体では、記録再生条件が異なるため、
回転数を変化させる必要がある。すなわち、記録媒体の
回転数によって再生信号周波数が異なるので、回転数に
応じて、先のＰＬＬ回路のロック監視の設定時間を切換
える必要がある。そこで、回転数の変化に対応して、Ｐ
ＬＬのロック監視の設定時間を切換えれば、先の第１の
実施例や第２の実施例と同様に、ＰＬＬ回路の飽和を防
止することができる。この場合にも、設定時間は、図１
のＣＰＵから与えられるロック監視設定時間切換え信号
Ｓ５によって制御される。

【００５７】なお、以上の第１から第３の実施例では、
図１と図５に示したように、ハード的に構成する場合に
ついて説明した。しかし、必ずしも全ての構成をこのよ
うなハードで構成する必要はなく、プログラム的に判断
する処理とＣＰＵの制御とによって、その一部をソフト
的に構成することも可能であるから、この発明のＰＬＬ
回路は、以上の実施例の場合に限定されるものではない
。

【００５８】

【発明の効果】請求項１の発明は、複数個の発振出力中
心周波数をもつＰＬＬ回路において、その中心周波数の
複数段階の切換えを可能に構成しており、その周波数の
切換えのために、ＰＬＬ回路のロックを監視してＰＬＬ
の追従動作を切換えると共に、ロック監視の設定時間を
入力データパルスの周波数に応じて切換えるようにして
いる。したがって、高速データ転送が可能な光ディスク
、磁気ディスクなどのデータが書き込まれていない領域
や、欠陥のある領域を読み出す際に、ＰＬＬ回路がロッ
クできない場合でも、その飽和が防止されるので、高速
データ転送に最適なＰＬＬ回路が得られることになり、
安定動作が可能になる（請求項１の発明に対応する効果
）。

【００５９】また、請求項２の発明では、記録媒体の内
外周の記録再生信号の周波数が異なるＭＣＡＶフォーマ
ット形式の記録媒体において、ロック監視の設定時間を
記録再生信号の周波数に応じて切換えるようにしている
。したがって、同様に、ＰＬＬ回路の飽和が防止される
ので、不安定な動作がなくなる（請求項２の発明に対応
する効果）。

【００６０】さらに、請求項３の発明では、記録再生条
件が異なり、回転周波数を切換える必要のある同一ＣＡ
Ｖフォーマット形式の複数種類の記録媒体からの再生信
号を入力データパルスとする場合でも、ロック監視の設
定時間をそれぞれの記録再生信号の周波数に応じて切換
えるようにしている。したがって、同じく、ＰＬＬ回路
の飽和が防止されて、安定な動作が可能になる（請求項
３の発明に対応する効果）、等の多くの優れた効果が奏
せられる。

【図面の簡単な説明】

【図１】この発明のＰＬＬ回路について、要部構成の一
実施例を示す機能ブロック図である。

【図２】ローパスフィルタ５の周波数特性の一例を示す
図である。

【図３】電圧制御発振器６の電圧−周波数変換利得Ｋｖ
の特性の一例を示す図である。

【図４】ＰＬＬ回路の周波数−利得特性の一例を示す図
である。

【図５】図１に示したこの発明のＰＬＬ回路において、
ロック監視回路８の詳細な構成の一実施例を示す機能ブ
ロック図である。

【図６】図５のモノマルチバイブレータＭ／Ｍ１〜Ｍ／
Ｍ３の動作を説明するタイミングチャートである。

【図７】基準クロック信号ｆｒｅｆ　としてｆ３が選択
された場合において、図５に示したロック監視回路８の
動作を説明するタイミングチャートである。

【図８】図５に示したロック監視回路８の動作を説明す
るタイミングチャートである。

【図９】モノマルチバイブレータの出力パルスの時間幅
ｔ１が一種類の場合のロック監視回路８の動作を説明す
るタイミングチャートである。

【図１０】記録媒体上のＭＣＡＶフォーマットの一例を
示す図である。

【図１１】記録媒体上のＣＡＶフォーマットの一例を示
す図である。

【符号の説明】

１　　基準クロック発生器１１〜１３　　それぞれ異なる周波数のクロック発生部
２　　基準クロック切換器３　　制御信号によって切換え駆動される切換スイッチ
４　　位相比較器５　　ローパスフィルタ６　　電圧制御発振器７　　ロック検出器８　　ロック監視回路

Claims

【特許請求の範囲】

【請求項１】　　一方の入力端子に切換えスイッチを介
して入力データパルスまたは該入力データパルスの周波
数にほぼ等しい周波数の基準クロックが入力される位相
比較器と、該位相比較器の出力信号が入力され、遮断周
波数が前記基準クロックの周波数に応じて切換えられる
ローパスフィルタと、該ローパスフィルタの出力信号に
より発振出力が制御される電圧制御発振器と、該電圧制
御発振器の出力を前記位相比較器の他方の入力としてフ
ィードバックすることによって入力データに前記発振出
力を追従させるＰＬＬ回路であり、かつ、前記位相比較
器の入力信号と前記切換えスイッチの制御信号に基いて
前記ＰＬＬのロック状態を検出するロック検出手段と、
該ロック検出手段の検出信号に基いて前記ＰＬＬがロッ
クするまでの時間を監視することによりロック動作を監
視するロック監視手段とを備え、所定時間までにロック
しないときは、前記ＰＬＬの追従動作を停止させるＰＬ
Ｌ回路において、前記基準クロックとして複数の異なる
周波数の基準クロックを出力する基準クロック出力手段
と、前記ロック監視手段の所定時間を前記入力データパ
ルスの周波数に応じて切換える監視時間切換え手段、と
を備え、入力データパルスの周波数に応じて基準クロッ
クの周波数と監視時間とを切換えることを特徴とするＰ
ＬＬ回路。
【請求項２】　　一方の入力端子に切換えスイッチを介
して入力データパルスまたは該入力データパルスの周波
数にほぼ等しい周波数の基準クロックが入力される位相
比較器と、該位相比較器の出力信号が入力され、遮断周
波数が前記基準クロックの周波数に応じて切換えられる
ローパスフィルタと、該ローパスフィルタの出力信号に
より発振出力が制御される電圧制御発振器と、該電圧制
御発振器の出力を前記位相比較器の他方の入力としてフ
ィードバックすることによって入力データに前記発振出
力を追従させるＰＬＬ回路であり、かつ、前記位相比較
器の入力信号と前記切換えスイッチの制御信号に基いて
前記ＰＬＬのロック状態を検出するロック検出手段と、
該ロック検出手段の検出信号に基いて前記ＰＬＬがロッ
クするまでの時間を監視することによりロック動作を監
視するロック監視手段とを備え、所定時間までにロック
しないときは、前記ＰＬＬの追従動作を停止させるＰＬ
Ｌ回路において、前記基準クロックとして複数の異なる
周波数の基準クロックを出力する基準クロック出力手段
と、同心円状または螺旋状のトラックが形成され、かつ
、複数のトラックを含む複数のゾーンに分割された記録
媒体を、一定の角速度で回転させたとき、各ゾーンに記
録する単位時間当りの記録情報量が、その外周に向うゾ
ーンほど増大するフォーマット形式の記録媒体と、前記
ロック監視手段の所定時間を前記記録媒体のゾーンに応
じて切換える監視時間切換え手段、とを備え、前記記録
媒体からの再生信号を前記位相比較器の入力データパル
スとし、該入力データパルスの周波数に応じて基準クロ
ックの周波数と監視時間とを切換えることを特徴とする
ＰＬＬ回路。
【請求項３】　　一方の入力端子に切換えスイッチを介
して入力データパルスまたは該入力データパルスの周波
数にほぼ等しい周波数の基準クロックが入力される位相
比較器と、該位相比較器の出力信号が入力され、遮断周
波数が前記基準クロックの周波数に応じて切換えられる
ローパスフィルタと、該ローパスフィルタの出力信号に
より発振出力が制御される電圧制御発振器と、該電圧制
御発振器の出力を前記位相比較器の他方の入力としてフ
ィードバックすることによって入力データに前記発振出
力を追従させるＰＬＬ回路であり、かつ、前記位相比較
器の入力信号と前記切換えスイッチの制御信号に基いて
前記ＰＬＬのロック状態を検出するロック検出手段と、
該ロック検出手段の検出信号に基いて前記ＰＬＬがロッ
クするまでの時間を監視することによりロック動作を監
視するロック監視手段とを備え、所定時間までにロック
しないときは、前記ＰＬＬの追従動作を停止させるＰＬ
Ｌ回路において、前記基準クロックとして複数の異なる
周波数の基準クロックを出力する基準クロック出力手段
と、同心円状または螺旋状のトラックを有し、一定の角
速度で回転させたとき得られる再生信号の周波数が内外
周に関係なく一定であるフォーマット形式の記録媒体と
、前記ロック監視手段の所定時間を前記記録媒体の回転
数に応じて切換える監視時間切換え手段、とを備え、前
記記録媒体からの再生信号を前記位相比較器の入力デー
タパルスとし、該入力データパルスの周波数に応じて基
準クロックの周波数と監視時間とを切換えることを特徴
とするＰＬＬ回路。