JPH05122058A - デイジタル位相同期回路 - Google Patents
デイジタル位相同期回路Info
- Publication number
- JPH05122058A JPH05122058A JP3305207A JP30520791A JPH05122058A JP H05122058 A JPH05122058 A JP H05122058A JP 3305207 A JP3305207 A JP 3305207A JP 30520791 A JP30520791 A JP 30520791A JP H05122058 A JPH05122058 A JP H05122058A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- reception
- data
- reception clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 データ通信における受信データから受信クロ
ックを抽出，再生するディジタル位相同期回路のクロッ
ク引込み時間を短縮し、かつ、回路の簡略化と経済化を
図る。 【構成】 位相比較回路１から得られるキャリー信号と
ボロウ信号を入力とし、受信データに対する受信クロッ
クが一致している場合，進んでいる場合，遅れている場
合にそれぞれ受信クロックの周期を伸縮させて補正する
ため基本クロックを部分的に禁止したクロックを出力す
るクロック禁止回路２１と、その出力をｎビット２進ア
ップカウンタのみにより構成される受信クロック発生回
路２２とにより受信クロックを得るように構成した。
ックを抽出，再生するディジタル位相同期回路のクロッ
ク引込み時間を短縮し、かつ、回路の簡略化と経済化を
図る。 【構成】 位相比較回路１から得られるキャリー信号と
ボロウ信号を入力とし、受信データに対する受信クロッ
クが一致している場合，進んでいる場合，遅れている場
合にそれぞれ受信クロックの周期を伸縮させて補正する
ため基本クロックを部分的に禁止したクロックを出力す
るクロック禁止回路２１と、その出力をｎビット２進ア
ップカウンタのみにより構成される受信クロック発生回
路２２とにより受信クロックを得るように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、データ通信における受
信回路に用いられ、受信データから受信クロックを抽
出，再生してクロック同期受信を行うためのディジタル
位相同期（ＰＬＬ：ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏ
ｐ）回路に関するものである。
信回路に用いられ、受信データから受信クロックを抽
出，再生してクロック同期受信を行うためのディジタル
位相同期（ＰＬＬ：ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏ
ｐ）回路に関するものである。
【０００２】
【従来の技術】図６は従来のディジタル位相同期回路の
ブロック図である。図において、１は受信データと受信
クロックとの位相比較を行う回路、３は受信クロック再
生回路である。３１はロードデータ選択回路、３２はデ
ータロードタイミング生成回路、３３はデータロード機
能付きアップカウンタである。この回路では、データロ
ード機能付きアップカウンタ３３（例えばＴＴＬの７４
ＬＳ１６１Ａ）が用いられており、受信データと受信ク
ロックとの位相比較の結果に応じて受信クロックの周期
を伸縮させるため、以下のような手順を踏む必要があ
る。 位相比較の結果に応じて、次の受信クロックの周期
を決定する。 受信クロックの周期に対応したデータを選択する。
（ロードデータ選択回路３１） アップカウンタにデータをロードするタイミングを
検知する。（データロードタイミング生成回路３２） アップカウンタ３３にデータをロードする。
ブロック図である。図において、１は受信データと受信
クロックとの位相比較を行う回路、３は受信クロック再
生回路である。３１はロードデータ選択回路、３２はデ
ータロードタイミング生成回路、３３はデータロード機
能付きアップカウンタである。この回路では、データロ
ード機能付きアップカウンタ３３（例えばＴＴＬの７４
ＬＳ１６１Ａ）が用いられており、受信データと受信ク
ロックとの位相比較の結果に応じて受信クロックの周期
を伸縮させるため、以下のような手順を踏む必要があ
る。 位相比較の結果に応じて、次の受信クロックの周期
を決定する。 受信クロックの周期に対応したデータを選択する。
（ロードデータ選択回路３１） アップカウンタにデータをロードするタイミングを
検知する。（データロードタイミング生成回路３２） アップカウンタ３３にデータをロードする。
【０００３】
【発明が解決しようとする課題】このような手順を実現
するため回路が複雑で大規模となり、また、位相比較の
結果を受信クロックに反映させるまでに時間がかかり最
低１受信クロック分遅れてしまう等の問題がある（図７
参照）。
するため回路が複雑で大規模となり、また、位相比較の
結果を受信クロックに反映させるまでに時間がかかり最
低１受信クロック分遅れてしまう等の問題がある（図７
参照）。
【０００４】本発明の目的は、このような従来の回路の
問題点を解決し、簡単で小規模な回路構成にて位相比較
の結果を迅速に受信クロックに反映し、常に安定した受
信クロックを受信回路に供給することのできるディジタ
ル位相同期回路を提供することにある。
問題点を解決し、簡単で小規模な回路構成にて位相比較
の結果を迅速に受信クロックに反映し、常に安定した受
信クロックを受信回路に供給することのできるディジタ
ル位相同期回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のディジタル位相
同期回路は、受信データを位相比較回路の一方の入力と
し、該位相比較回路の比較結果により基準クロックを補
正して受信クロックを出力する受信クロック生成回路の
該受信クロックを他方の入力とするディジタル位相同期
回路において、前記受信クロック生成回路は、前記位相
比較回路の結果と前記受信クロック及び基本クロックと
を入力とし該基本クロックの禁止量と禁止位置を指定す
るクロック禁止信号により該基本クロックを伸縮したカ
ウンタ動作クロックを出力するクロック禁止回路と、該
クロック禁止回路からのカウンタ動作クロックを分周し
て前記受信クロックを出力する受信クロック発生回路と
を備えたことを特徴とするものである。
同期回路は、受信データを位相比較回路の一方の入力と
し、該位相比較回路の比較結果により基準クロックを補
正して受信クロックを出力する受信クロック生成回路の
該受信クロックを他方の入力とするディジタル位相同期
回路において、前記受信クロック生成回路は、前記位相
比較回路の結果と前記受信クロック及び基本クロックと
を入力とし該基本クロックの禁止量と禁止位置を指定す
るクロック禁止信号により該基本クロックを伸縮したカ
ウンタ動作クロックを出力するクロック禁止回路と、該
クロック禁止回路からのカウンタ動作クロックを分周し
て前記受信クロックを出力する受信クロック発生回路と
を備えたことを特徴とするものである。
【０００６】
【実施例】図１は本発明の実施例を示すブロック図であ
る。図において、１は位相比較回路、２は受信クロック
再生回路である。２１はクロック禁止回路、２２は受信
クロック発生回路である。図２は本発明の要部をなす受
信クロック再生回路２２の詳細を示すブロック図であ
る。クロック禁止回路２１は主に禁止回路２１１〜２１
１４からなり、位相比較回路１による受信データと受信
クロックとの位相比較の結果を示すキヤリー（ＣＡＲＲ
Ｙ）入力とボロウ（ＢＯＲＲＯＷ）入力とに応じて、禁
止回路（イ）〜（ニ）（２１１〜２１４）の出力を選択
し、クロック禁止信号を生成する。受信クロック発生回
路２２はｎビット２進アップカウンタのみからなる。
る。図において、１は位相比較回路、２は受信クロック
再生回路である。２１はクロック禁止回路、２２は受信
クロック発生回路である。図２は本発明の要部をなす受
信クロック再生回路２２の詳細を示すブロック図であ
る。クロック禁止回路２１は主に禁止回路２１１〜２１
１４からなり、位相比較回路１による受信データと受信
クロックとの位相比較の結果を示すキヤリー（ＣＡＲＲ
Ｙ）入力とボロウ（ＢＯＲＲＯＷ）入力とに応じて、禁
止回路（イ）〜（ニ）（２１１〜２１４）の出力を選択
し、クロック禁止信号を生成する。受信クロック発生回
路２２はｎビット２進アップカウンタのみからなる。
【０００７】図３〜図５は本発明を実施した場合の作用
例を示すタイミングチャートであり、受信クロックの周
期を基本クロックの８倍とした場合の例である。図３は
受信データと受信クロックの位相が一致している場合を
示す。位相が一致しているため位相比較回路１からのＣ
ＡＲＲＹ信号，ＢＯＲＲＯＷ信号は入力されず、禁止回
路（イ），（ニ）は動作しない。ここで受信クロックが
“Ｌ”レベルの部分では、禁止回路（ハ）が動作し、受
信クロックが“Ｈ”レベルの部分では禁止回路（ロ）が
動作し、この２つの出力ｂ，ｃが合成されたクロック禁
止信号が得られる。このためカウンタ動作クロックは、
基本クロックの４回に２回は禁止される。従って受信ク
ロック発生回路２２（アップカウンタ）の出力は、カウ
ンタ動作クロックが２回入力されることにより反転し、
これが受信クロックとして出力される。
例を示すタイミングチャートであり、受信クロックの周
期を基本クロックの８倍とした場合の例である。図３は
受信データと受信クロックの位相が一致している場合を
示す。位相が一致しているため位相比較回路１からのＣ
ＡＲＲＹ信号，ＢＯＲＲＯＷ信号は入力されず、禁止回
路（イ），（ニ）は動作しない。ここで受信クロックが
“Ｌ”レベルの部分では、禁止回路（ハ）が動作し、受
信クロックが“Ｈ”レベルの部分では禁止回路（ロ）が
動作し、この２つの出力ｂ，ｃが合成されたクロック禁
止信号が得られる。このためカウンタ動作クロックは、
基本クロックの４回に２回は禁止される。従って受信ク
ロック発生回路２２（アップカウンタ）の出力は、カウ
ンタ動作クロックが２回入力されることにより反転し、
これが受信クロックとして出力される。
【０００８】次に、図４は受信データに対して受信クロ
ックの位相が進んでいる場合を示し、位相比較回路１か
らＣＡＲＲＹ信号が入力される。禁止回路（ロ），
（ハ）は図３の場合と同様の動作を行う。禁止回路
（イ）はＣＡＲＲＹ信号を受けて受信クロックが“Ｈ”
レベルの部分で動作し、基本クロック３個分を禁止する
信号ａを出力する。この時、禁止回路（ロ）の出力ｂと
重なるが、２つの出力のうち禁止期間の長い方を選択す
る。この結果、受信クロックの位相が進んでいるところ
では、受信クロックの“Ｈ”レベルの部分が１基本クロ
ック分伸び，次の受信クロックと受信データの位相は一
致する。
ックの位相が進んでいる場合を示し、位相比較回路１か
らＣＡＲＲＹ信号が入力される。禁止回路（ロ），
（ハ）は図３の場合と同様の動作を行う。禁止回路
（イ）はＣＡＲＲＹ信号を受けて受信クロックが“Ｈ”
レベルの部分で動作し、基本クロック３個分を禁止する
信号ａを出力する。この時、禁止回路（ロ）の出力ｂと
重なるが、２つの出力のうち禁止期間の長い方を選択す
る。この結果、受信クロックの位相が進んでいるところ
では、受信クロックの“Ｈ”レベルの部分が１基本クロ
ック分伸び，次の受信クロックと受信データの位相は一
致する。
【０００９】次に、図５は、受信データに対して受信ク
ロックの位相が遅れている場合を示し、位相比較回路１
からＢＯＲＲＯＷ信号が入力される。禁止回路（ロ），
（ハ）は図３の場合と同様の動作を行う。禁止回路
（ニ）はＢＯＲＲＯＷ信号を受けて受信クロックが
“Ｌ”レベルの部分で動作し、基本クロック１個分を禁
止する信号ｄを出力する。この時禁止回路（ハ）の出力
ｃと重なるが、２つの出力のうち禁止期間の短い方を選
択する。この結果、受信クロックの位相が遅れていると
ころでは受信クロックの“Ｌ”レベルの部分が１基本ク
ロック分圧縮されて短くなり、次の受信クロックと受信
データの位相は一致する。
ロックの位相が遅れている場合を示し、位相比較回路１
からＢＯＲＲＯＷ信号が入力される。禁止回路（ロ），
（ハ）は図３の場合と同様の動作を行う。禁止回路
（ニ）はＢＯＲＲＯＷ信号を受けて受信クロックが
“Ｌ”レベルの部分で動作し、基本クロック１個分を禁
止する信号ｄを出力する。この時禁止回路（ハ）の出力
ｃと重なるが、２つの出力のうち禁止期間の短い方を選
択する。この結果、受信クロックの位相が遅れていると
ころでは受信クロックの“Ｌ”レベルの部分が１基本ク
ロック分圧縮されて短くなり、次の受信クロックと受信
データの位相は一致する。
【００１０】このように、受信クロックの位相の補正
は、位相のずれを起こした受信クロックそのものの周期
を伸縮させることによって行われる。
は、位相のずれを起こした受信クロックそのものの周期
を伸縮させることによって行われる。
【００１１】
【発明の効果】以上説明したように、本発明を実施すこ
とにより、回路を簡略化することができるため、経済的
効果が得られる。また、受信データと受信クロックの位
相を合わせるための時間（クロック引込み時間）を短縮
でき、安定したクロック同期受信を行うことができる。
さらに、基本クロックと受信クロック発生回路のカウン
タ出力を変えることにより、ジッタ（受信データの“Ｈ
Ｌ”のしきい値のばらつき）による影響を簡単に任意に
調節することが可能となる。
とにより、回路を簡略化することができるため、経済的
効果が得られる。また、受信データと受信クロックの位
相を合わせるための時間（クロック引込み時間）を短縮
でき、安定したクロック同期受信を行うことができる。
さらに、基本クロックと受信クロック発生回路のカウン
タ出力を変えることにより、ジッタ（受信データの“Ｈ
Ｌ”のしきい値のばらつき）による影響を簡単に任意に
調節することが可能となる。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の要部をなす受信クロック再生回路の詳
細ブロック図である。
細ブロック図である。
【図３】本発明による作用を示すタイミングチャートで
ある。（受信データと受信クロックの位相が一致してい
る時）
ある。（受信データと受信クロックの位相が一致してい
る時）
【図４】本発明による作用を示すタイミングチャートで
ある。（受信データに対して、受信クロックの位相が進
んでいる時）
ある。（受信データに対して、受信クロックの位相が進
んでいる時）
【図５】本発明による作用を示すタイミングチャートで
ある。（受信データに対して、受信クロックの位相が遅
れている時）
ある。（受信データに対して、受信クロックの位相が遅
れている時）
【図６】従来の回路構成例を示すブロック図である。
【図７】従来の作用を示すタイミングチャートである。
１ 位相比較回路 ２ 受信クロック再生回路 ２１ クロック禁止回路 ２１１ 禁止回路（イ） ２１２ 禁止回路（ロ） ２１３ 禁止回路（ハ） ２１４ 禁止回路（ニ） ２２ 受信クロック発生回路 ３ 受信クロック再生回路 ３１ ロードデータ選択回路 ３２ データロードタイミング生成回路 ３３ データロード機能付きアップカウンタ
Claims (1)
- 【請求項１】 受信データを位相比較回路の一方の入力
とし、該位相比較回路の比較結果により基準クロックを
補正して受信クロックを出力する受信クロック生成回路
の該受信クロックを他方の入力とするディジタル位相同
期回路において、 前記受信クロック生成回路は、前記位相比較回路の結果
と前記受信クロック及び基本クロックとを入力とし該基
本クロックの禁止量と禁止位置を指定するクロック禁止
信号により該基本クロックを伸縮したカウンタ動作クロ
ックを出力するクロック禁止回路と、該クロック禁止回
路からのカウンタ動作クロックを分周して前記受信クロ
ックを出力する受信クロック発生回路とを備えたことを
特徴とするディジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305207A JPH05122058A (ja) | 1991-10-24 | 1991-10-24 | デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305207A JPH05122058A (ja) | 1991-10-24 | 1991-10-24 | デイジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122058A true JPH05122058A (ja) | 1993-05-18 |
Family
ID=17942344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305207A Pending JPH05122058A (ja) | 1991-10-24 | 1991-10-24 | デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8248464B2 (en) | 2005-12-16 | 2012-08-21 | Olympus Medical Systems Corp. | Endoscope signal processor, endoscope apparatus and endoscope signal processing method |
-
1991
- 1991-10-24 JP JP3305207A patent/JPH05122058A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8248464B2 (en) | 2005-12-16 | 2012-08-21 | Olympus Medical Systems Corp. | Endoscope signal processor, endoscope apparatus and endoscope signal processing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6794912B2 (en) | Multi-phase clock transmission circuit and method | |
| US7453297B1 (en) | Method of and circuit for deskewing clock signals in an integrated circuit | |
| TWI304685B (en) | Clock generation circuit and clock generation method | |
| JP2005020083A (ja) | クロック発生回路 | |
| JP2008219866A (ja) | 半導体メモリ装置及びその駆動方法 | |
| US7212055B2 (en) | Open-loop digital duty cycle correction circuit without DLL | |
| JPWO2002095947A1 (ja) | 半導体集積回路 | |
| US6967536B2 (en) | Phase-locked loop circuit reducing steady state phase error | |
| CN108551342B (zh) | 一种具有宽频率输入范围的延迟锁相环 | |
| US7453301B1 (en) | Method of and circuit for phase shifting a clock signal | |
| US6552585B2 (en) | Fractional frequency division of a digital signal | |
| JPH05122058A (ja) | デイジタル位相同期回路 | |
| JP3305587B2 (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
| JPS5957530A (ja) | 位相同期回路 | |
| EP1728323A1 (en) | Phase adjusting circuit for minimizing irregularities at phasesteps | |
| US6316973B1 (en) | Transmission timing adjusting circuit and method | |
| JP3109550B2 (ja) | 位相同期発振器 | |
| JP2002190733A (ja) | 位相補償用クロック同期回路 | |
| JP2000148281A (ja) | クロック選択回路 | |
| JP2000349626A (ja) | 半導体装置 | |
| KR19990047237A (ko) | 에스디램의 디지털 디엘엘장치 | |
| JP3729041B2 (ja) | クロック補正回路 | |
| JP2542933B2 (ja) | 時間軸補正回路 | |
| JPH0422221A (ja) | デジタル位相同期装置 | |
| JP2006074580A (ja) | Ｄｌｌ回路 |