JP2014124493A - 内視鏡システム - Google Patents

Abstract

【課題】小さな回路規模でサンプリングパルスを生成することができる内視鏡システムを提供する。
【解決手段】内視鏡システム１は、撮像信号を生成するＣＣＤ８が設けられた内視鏡２と、入力される撮像信号を信号処理する映像信号処理回路１３が設けられたプロセッサ３とを備える。プロセッサ３は、所定の周波数の基準クロックを生成するＦＰＧＡ９と、ＣＣＤ８で被写体を撮像することにより得られる撮像信号からリファレンスクロックを生成するリファレンスクロックゲート１６と、基準クロックとリファレンスクロックとの位相差に基づき、基準クロックを遅延させた遅延クロックを生成する位相比較部１７と、位相比較部１７からの遅延クロックに基づいて、撮像信号をサンプリングするためのサンプリングパルスを生成するサンプリングパルス生成部１８とを備える。
【選択図】図１

Description

本発明は、内視鏡システムに関し、特に、基準クロックと撮像信号から抽出されたリファレンスクロックの位相差に基づきサンプリングパルスを生成する内視鏡システムに関する。

従来、内視鏡システムは、先端部にＣＣＤ等の撮像素子を備えたスコープ（内視鏡）と、スコープに設けられた撮像素子で撮像された内視鏡画像に所定の画像処理を施し、モニタに表示するプロセッサとにより構成されている。スコープとプロセッサとは、コネクタ等を介して着脱自在に構成されており、種類の異なる、例えば、ケーブル長等が異なるスコープをプロセッサに接続することができる。

このようにケーブル長が異なると、撮像素子を駆動信号で駆動した場合、駆動信号の信号伝搬の遅延量が異なるとともに、撮像素子から出力された撮像信号がプロセッサに入力されるタイミングも異なる。そのため、撮像素子からの撮像信号中における実際の信号成分部分を抽出するためのサンプリングパルスの発生タイミングを、ケーブル長による遅延量に応じて適切に設定する調整作業が必要である。

そこで、内視鏡システムのプロセッサには、このような調整作業を自動で行うために、スコープから入力される撮像信号の位相と、撮像信号をサンプリングするためのサンプリングパルスの基準となる基準クロック信号の位相とを同期させるＰＬＬ回路が設けられている。

例えば、特許文献１には、高画質の撮像素子を搭載したスコープにも対応可能な信号処理を行うために、低位相雑音特性に設定した状態で、周波数引込を簡単な構成で行うことができるＰＬＬ回路を用いた内視鏡システムが開示されている。

特開２００７−１５９９９１号公報

しかしながら、このような内視鏡システムは、ＰＬＬ回路を用いてクロックを生成しているため、ＰＬＬ回路を構成するため、回路規模が大きくなってしまうという問題がある。

そこで、本発明は、小さな回路規模でサンプリングパルスを生成することができる内視鏡システムを提供することを目的とする。

本発明の一態様の内視鏡システムは、被検体を撮像して撮像信号を生成する撮像素子が設けられた内視鏡と、前記内視鏡から入力される前記撮像信号を信号処理する信号処理回路が設けられたプロセッサとを具備する内視鏡システムであって、前記プロセッサは、所定の周波数の第１のクロック信号を生成する第１のクロック生成部と、前記撮像素子で被写体を撮像することにより得られる撮像信号からクロック信号成分を抽出し、該クロック信号成分の周波数を有する第２のクロック信号を生成する第２のクロック生成部と、前記第１のクロック信号と前記第２のクロック信号との位相差に基づき、前記第１のクロック信号を遅延させた遅延クロック信号を生成する位相比較部と、前記位相比較部からの前記遅延クロック信号に基づいて、前記撮像信号をサンプリングするためのサンプリングパルスを生成するサンプリングパルス生成部と、を備える。

本発明の内視鏡システムによれば、小さな回路規模でサンプリングパルスを生成することができる。

第１の実施の形態に係る内視鏡システムの構成を示す図である。 位相比較部１７の詳細な構成を示す構成図である。 基準クロックとリファレンスクロックとの間に遅延がない場合のタイミングチャートである。 基準クロックとリファレンスクロックとの間に遅延がある場合のタイミングチャートである。 第１の実施の形態の変形例に係る内視鏡システムの構成を示す構成図である。 位相比較部１７ａの詳細な構成を示す構成図である。 第２の実施の形態に係る内視鏡システムの構成を示す構成図である。 位相比較部１７ｂの詳細な構成を示す構成図である。 ＣＣＤ駆動部１０ａの構成を示す構成図である。 第３の実施の形態に係る内視鏡システムの構成を示す構成図である。 ＣＣＤ駆動部１０ｂの構成を示す構成図である。 タイミングジェネレータ３４ａの構成を示す構成図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）

まず、図１を用いて、本発明の第１の実施の形態の内視鏡システムの構成について説明する。

図１は、第１の実施の形態に係る内視鏡システムの構成を示す図である。

図１に示すように、内視鏡システム１は、内視鏡検査を行うための内視鏡２と、この内視鏡２が着脱自在に接続され、内視鏡２に搭載された撮像素子に対する信号処理を行うプロセッサ３と、このプロセッサ３から出力される映像信号が入力されることにより撮像素子で撮像された画像を内視鏡画像として表示するモニタ４とを有する。

内視鏡２は、生体の内部に挿入可能な細長で可撓性を有する挿入部５を有する。また、内視鏡２は、挿入部５の後端に形成された図示しない操作部と、その操作部から延出したユニバーサルケーブルとを有する。そして、内視鏡２は、そのユニバーサルケーブルの端部に設けられたコネクタ６により、プロセッサ３に対して着脱可能に構成されている。

挿入部５の先端部には、照明光を出射する照明窓に例えば図示しない白色ＬＥＤが取り付けられ、プロセッサ３に設けられた図示しないＬＥＤ点灯回路からＬＥＤ点灯用の電源が供給されることにより点灯して白色の照明光を出射する。

この照明窓に隣接して設けられた観察窓（撮像窓）には対物レンズ７が取り付けてあり、その結像位置には撮像素子として例えば電荷結合素子（ＣＣＤと略記）８が配置されている。

このＣＣＤ８は、挿入部５内部等を挿通された信号ケーブルを介してプロセッサ３内に設けられたＣＣＤ駆動部１０とフロントエンドアンプ（ＦＥＡと略記）１１とに接続される。

基準信号発生回路（ＳＳＧ）を構成するＦＰＧＡ９は、発振周波数の安定性が良好な水晶発振子を用いた発振器により生成される基準クロックをＣＣＤ駆動部１０及び位相比較部１７に供給する。このＦＰＧＡ９は、所定の周波数の第１のクロック信号である基準クロックを生成する第１のクロック生成部を構成する。

ＣＣＤ駆動部１０は、ＦＰＧＡ９からの基準クロックに応じて一定周期で出力されるリセットパルス等を含むＣＣＤ駆動信号を生成し、信号ケーブルの駆動線を介してＣＣＤ８に印加する。

ＣＣＤ８は、ＣＣＤ駆動部１０からのＣＣＤ駆動信号に基づいて、撮像面に結像された観察対象部位からの戻り光に対して光電変換を施し、得られた撮像信号（或いはＣＣＤ出力信号）を出力する。この撮像信号は、信号ケーブルの信号線を介してＦＥＡ１１に入力される。ＦＥＡ１１は、入力された撮像信号を増幅し、ＣＤＳ＆Ａ／Ｄ回路１２及びバンドパスフィルタ（ＢＰＦ）１４に出力する。

上記ＦＥＡ１１により増幅された撮像信号は、ＣＤＳ＆Ａ／Ｄ回路１２に入力され、ＣＤＳ回路部分において相関二重サンプリング（ＣＤＳ）処理により、撮像信号中における信号部分が抽出されてベースバンドの信号に変換された後、Ａ／Ｄ回路部分でデジタル信号に変換される。

このデジタル信号は、映像信号処理回路１３に入力される。映像信号処理回路１３は、ＣＤＳ＆Ａ／Ｄ回路１２からのデジタル信号を映像信号に変換し、内視鏡画像をモニタ４に出力する。

上記ＣＤＳ回路部分には、サンプリングパルス生成部１８から後述するサンプリングパルスＳＨＰ及びＳＨＤが供給される。このサンプリングパルスＳＨＰ及びＳＨＤにより、ＣＤＳ回路部分は撮像信号中における信号部分をサンプリングする。このサンプリングパルスＳＨＰ及びＳＨＤは、撮像信号における（リセットパルス直後の）フィードスルー部及びデータ部をそれぞれサンプリングし、それらの差信号を抽出して、ベースバンドの信号を生成する。

また、ＦＥＡ１１により増幅された撮像信号は、位相調整期間におけるリセットパルスφＲを（基準クロックとなるリファレンスクロックとして）抽出するように帯域制限されたバンドパスフィルタ（ＢＰＦ）１４を通り、さらにリミッタアンプ１５により波形整形される。

このリミッタアンプ１５は、例えば交流信号を通すコンデンサＣ、抵抗Ｒが入出力端間に接続された反転アンプＡにより構成される。

このリミッタアンプ１５により波形整形されたリセットパルスφＲの信号は、リファレンスクロックゲート（以下Ｒ−ゲートと略記）１６を経てリファレンスクロックとして、位相比較部１７に入力される。このＲ−ゲート１６は、例えばＮＡＮＤ回路により構成されている。なお、Ｒ−ゲート１６は、リファレンスクロックの位相比較部１７への入力の開閉を行うゲート手段を形成している。このＲ−ゲート１６は、第２のクロック信号であるリファレンスクロックを生成する第２のクロック生成部を構成する。

位相比較部１７には、Ｒ−ゲート１６からのリファレンスクロックと、ＦＰＧＡ９からの基準クロックとが入力される。後述するが、位相比較部１７は、基準クロックとリファレンスクロックとの遅延量（位相差）に基づき、基準クロック信号を遅延させた遅延クロックを生成する。より具体的には、位相比較部１７は、基準クロックを所定の逓倍数の逓倍クロックを生成し、この逓倍クロックを基準にリファレンスクロックが基準クロックに対してどの程度遅延しているかを示す遅延量を算出する。位相比較部１７は、算出した遅延量だけ遅延させた遅延クロックを生成し、サンプリングパルス生成部１８に出力する。

サンプリングパルス生成部１８は、位相比較部１７からの遅延クロックに基づき、撮像信号における（リセットパルス直後の）フィードスルー部とデータ部とをそれぞれサンプリングするためのサンプリングパルスＳＨＰ及びＳＨＤを生成し、ＣＤＳ＆Ａ／Ｄ回路１２に出力する。

ＣＤＳ＆Ａ／Ｄ回路１２のＣＤＳ回路部分では、上述したように、サンプリングパルスＳＨＰ及びＳＨＤに基づき、撮像信号におけるフィードスルー部及びデータ部をそれぞれサンプリングし、それらの差信号を抽出して、ベースバンドの信号を生成する。

ここで、位相比較部１７の詳細な構成について説明する。

図２は、位相比較部１７の詳細な構成を示す構成図である。

図２に示すように、位相比較部１７は、逓倍クロック生成部２１と、位相比較カウンタ２２と、遅延クロック生成部２３とを有して構成されている。

ＦＰＧＡ９により生成された基準クロックは、逓倍クロック生成部２１、位相比較カウンタ２２及び遅延クロック生成部２３に入力される。逓倍クロック生成部２１は、入力された基準クロックを所定の逓倍数、例えば、基準クロックを６４逓倍した逓倍クロックを生成して、位相比較カウンタ２２に出力する。

位相比較カウンタ２２には、基準クロック及び逓倍クロックに加え、Ｒ−ゲート１６からのリファレンスクロックが入力される。位相比較カウンタ２２は、基準クロックとリファレンスクロックとの位相差を逓倍クロックでカウントすることで、リファレンスクロックが基準クロックに対してどの程度遅延しているかを示す遅延量を算出する。この算出された遅延量は、遅延クロック生成部２３に入力される。

遅延クロック生成部２３は、基準クロックを入力された遅延量だけ遅延させた遅延クロックを生成し、サンプリングパルス生成部１８に出力する。これにより、サンプリングパルス生成部１８において、撮像信号の遅延量に応じたサンプリングパルスＳＨＰ及びＳＨＳＤが生成され、ＣＤＳ＆Ａ／Ｄ回路１２に出力される。

次に、このように構成された内視鏡システムの動作について説明する。

図３及び図４は、内視鏡システムの動作を説明するためのタイミングチャートを示し、図３は、基準クロックとリファレンスクロックとの間に遅延がない場合のタイミングチャートであり、図４は、基準クロックとリファレンスクロックとの間に遅延がある場合のタイミングチャートである。

ＦＰＧＡ９から出力された基準クロックは、位相比較部１７の逓倍クロック生成部２１により、この基準クロックを所定の逓倍数に逓倍した逓倍クロックが生成される。逓倍クロックは、例えば、基準クロックを６４逓倍した逓倍クロックである。なお、図３及び図４では、説明を簡単にするために、基準クロックを１６逓倍した逓倍クロックを示している。

図３に示すように、基準クロックとリファレンスクロックとの間に遅延がない場合、サンプリングパルス生成部１８において、基準クロックに基づき、フィードスルー部をサンプリングするためのサンプリングパルスＳＨＰと、データ部をサンプリングするためのサンプリングパルスＳＨＤとが生成される。

一方、図４に示すように、挿入部５の挿入部長が長い内視鏡２がプロセッサ３に接続された場合、基準クロックとリファレンスクロックとの間に遅延が生じる。この場合、位相比較カウンタ２２において、基準クロックとリファレンスクロックとの位相差を逓倍クロックでカウントすることで、遅延量（位相差）が算出される。遅延クロック生成部２３では、算出された遅延量だけ基準クロックが遅延され、サンプリングパルス生成部１８に出力される。例えば、図４の例では、逓倍クロックの２クロック分だけ遅延された基準クロックがサンプリングパルス生成部１８に出力される。

サンプリングパルス生成部１８では、この遅延クロックに基づき、フィードスルー部をサンプリングするためのサンプリングパルスＳＨＰと、データ部をサンプリングするためのサンプリングパルスＳＨＤとが生成される。即ち、サンプリングパルス生成部１８では、図３のサンプリングパルスＳＨＰ及びＳＨＤよりも、逓倍クロックの２クロック分だけ遅延されたサンプリングパルスＳＨＰ及びＳＨＤが生成されることになる。これらのサンプリングパルスＳＨＰ及びＳＨＤにより、挿入部長等により遅延した撮像信号からフィードスルー部及びデータ部がサンプリングされる。

このように、内視鏡システム１は、内視鏡２の種別に応じて撮像信号の遅延量が異なる場合にでも、基準クロックを逓倍した逓倍クロックを生成し、この逓倍クロックを用いて、撮像信号から生成されたリファレンスクロックが基準クロックからどの程度遅延しているかを算出する。そして、内視鏡システム１は、算出した遅延量だけ基準クロックを遅延させた遅延クロックを生成し、この遅延クロックに基づき、サンプリングパルスＳＨＰ及びＳＨＤを生成するようにしている。この結果、内視鏡システム１は、ＰＬＬ回路を設けることなく、撮像信号の遅延量に応じたサンプリングパルスＳＨＰ及びＳＨＤを生成することができるため、回路規模を小さくすることができる。

よって、本実施の形態の内視鏡システムによれば、小さな回路規模でサンプリングパルスを生成することができる。
（変形例）

次に、第１の実施の形態の変形例について説明する。

図５は、第１の実施の形態の変形例に係る内視鏡システムの構成を示す構成図である。なお、図５において、図１と同様の構成については、同一の符号を付して説明を省略する。

図５に示すように、変形例の内視鏡システム１ａは、図１の内視鏡システム１のＦＰＧＡ９、ＣＤＳ＆Ａ／Ｄ回路１２及び位相比較部１７に代わり、ＦＰＧＡ９ａ、ＣＤＳ＆Ａ／Ｄ回路１２ａ及び位相比較部１７ａを用いるとともに、サンプリングパルス生成部１８が削除されて構成されている。

図６は、位相比較部１７ａの詳細な構成を示す構成図である。なお、図６において、図２と同様の構成については、同一の符号を付して説明を省略する。

図６に示すように、位相比較部１７ａは、図２の位相比較部１７から遅延クロック生成部２３が削除されて構成されている。即ち、位相比較部１７ａは、位相比較カウンタ２２で算出された基準クロックとリファレンスクロックとの遅延量を、遅延結果（遅延量情報）として出力する。この遅延結果は、ＦＰＧＡ９ａに入力される。

ＦＰＧＡ９ａは、入力された遅延結果に応じて、ＣＤＳ＆Ａ／Ｄ回路１２ａにＣＤＳパラメータの設定を行う。

ＣＤＳ＆Ａ／Ｄ回路１２ａは、ＦＰＧＡ９ａにより設定されたＣＤＳパラメータに応じたサンプリングパルスＳＨＰ及びＳＨＤで撮像信号のフィードスルー部及びデータ部をサンプリングして得られたベースバンドの信号映像信号処理回路１３に出力する。

以上の構成により、変形例１の内視鏡システム１ａは、図１のサンプリングパルス生成部１８及び図２の遅延クロック生成部２３を用いることなくサンプリングパルスを生成できるので、第１の実施の形態の内視鏡システム１よりさらに小さな回路規模でサンプリングパルスＳＨＰ及びＳＨＤを生成することができる。
（第２の実施の形態）

次に、第２の実施の形態について説明する。

従来では、多種類の内視鏡２に対して画質性能を最適にするために、内視鏡２の種別（ＣＣＤの種類、ケーブルの種類、ケーブル長等の違い）に応じてＣＣＤ駆動信号（ＣＣＤ駆動波形）の振幅レベルや立ち上がり／立ち下りの傾きを、例えば工場での生産時に設定（調整）している。このような設定（調整）は、内視鏡２の種別毎に行う必要があるため、調整の複雑化や調整箇所の増大、生産時の調整工数増大により、製品コストの増大や、品質の劣化、および小型化の妨げとなっていた。

そこで、本実施の形態では、内視鏡２の種別に応じてＣＣＤ駆動信号の調整（具体的には、ＣＣＤ駆動波形の振幅レベルや駆動波形の立ち上がり／立ち下がりの傾きの設定等）を自動的に行う内視鏡システムについて説明する。

図７は、第２の実施の形態に係る内視鏡システムの構成を示す構成図である。なお、図７において、図１と同様の構成については同一の符号を付して説明を省略する。

図７に示すように、内視鏡システム１ｂは、図１の内視鏡システム１のＣＣＤ駆動部１０及び位相比較部１７に代わり、それぞれＣＣＤ駆動部１０ａ及び位相比較部１７ｂを用いて構成されている。位相比較部１７ｂは、図４と同様の構成でもよいが、例えば、図８の構成であってもよい。

図８は、位相比較部１７ｂの詳細な構成を示す構成図である。

位相比較部１７ｂは、バッファ３１ａ〜３１ｄと、フリップフロップ（以下、ＦＦという）３２ａ〜３２ｃと、エンコーダ３３とを有して構成されている。

バッファ３１ａ〜３１ｃは、直列接続されており、入力される基準クロックを順次、所定量遅延させ後段に出力する。即ち、バッファ３１ａは、基準クロックを所定量遅延させ、バッファ３１ｂ及びＦＦ３２ａに出力する。そして、バッファ３１ｂは、バッファ３１ａにより所定量遅延された基準クロックをさらに所定量遅延させ、バッファ３１ｃ及びＦＦ３２ｂに出力する。さらに、バッファ３１ｃは、バッファ３１ｂにより所定量遅延された基準クロックをさらに所定量遅延させ、バッファ３１ｄ及びＦＦ３２ｃに出力する。

ＦＦ３２ａ〜３２ｃのクロック端子には、リファレンスクロックが入力される。ＦＦ３２ａ〜ＦＦ３２ｃのそれぞれは、例えばリファレンスクロックの立ち上がりエッジでバッファ３１ａ〜３１ｃから入力された値を保持し、保持した値をエンコーダ３３に出力する。これにより、リファレンスクロックの遅延量に応じて、ＦＦ３２ａ〜３３ｃから０または１が出力される。

エンコーダ３３は、ＦＦ３２ａ〜３２ｃから出力された値に基づいて、基準クロックとリファレンスクロックとの遅延量（位相差）をデジタル信号化する（第１の実施の形態の構成であればアナログ信号の場合もある）。エンコーダ３３は、このデジタル信号を後述するスイッチ３７を切り替えるための切替制御信号としてＣＣＤ駆動部１０ａに出力する。

図９は、ＣＣＤ駆動部１０ａの構成を示す構成図である。

図９に示すように、ＣＣＤ駆動部１０ａは、タイミングジェネレータ３４と、ＣＣＤドライバ３５と、波形整形回路３６とを有して構成されている。波形整形回路３６は、スイッチ３７と、複数（本実施の形態では３つ）のピーキング回路３８ａ〜３８ｃとを有して構成されている。

タイミングジェネレータ３４には、ＦＰＧＡ９からの基準クロックが入力される。タイミングジェネレータ３４は、この基準クロックに基づいたタイミングパルスＴＰａを生成し、ＣＣＤドライバ３５に出力する。ＣＣＤドライバ３５は、入力されたタイミングパルスＴＰａに応じたＣＣＤ駆動信号を生成し、スイッチ３７に出力する。

スイッチ３７には、ＣＣＤドライバ３５からＣＣＤ駆動信号が入力されるとともに、位相比較部１７ｂのエンコーダ３３からのデジタル信号が切替制御信号として入力される。スイッチ３７は、エンコーダ３３からの切替制御信号に基づき、ＣＣＤ駆動信号の出力先を切り替え、ピーキング回路３８ａ〜３８ｃのいずれかに出力する。

ピーキング回路３８ａ〜３８ｃは、それぞれ抵抗値が異なる抵抗Ｒ１〜Ｒ３、容量値が異なる容量Ｃ１〜Ｃ３により構成されるフィルタを用いて、入力されたＣＣＤ駆動信号の波形を整形する。即ち、ピーキング回路３８ａ〜３８ｃでは、抵抗Ｒ１〜Ｒ３、容量Ｃ１〜Ｃ３の組み合わせにより、内視鏡２の種別（ケーブル長等）に応じたＣＣＤ駆動信号の補正が行われる。

例えば、ピーキング回路３８ａでは、抵抗Ｒ１及び容量Ｃ１によって構成されるフィルタにより、出力波形３９ａのようなＣＣＤ駆動信号を得る。同様に、ピーキング回路３８ｂでは、抵抗Ｒ２及び容量Ｃ２によって構成されるフィルタにより、出力波形３９ｂのようなＣＣＤ駆動信号を得る。同様に、ピーキング回路３８ｃでは、抵抗Ｒ３及び容量Ｃ３によって構成されるフィルタにより、出力波形３９ｃのようなＣＣＤ駆動信号を得る。このようにして得られたＣＣＤ駆動信号は、信号ケーブルの駆動線を介してＣＣＤ８に印加される。

これにより、内視鏡システム１ｂは、内視鏡２の種別が変化した場合でも、波形３９ａ〜３９ｃのように、内視鏡２の種別に応じた最適なＣＣＤ駆動信号を自動的に生成することができるため、生産時の調整工数等を削減することができる。また、内視鏡システム１ｂは、簡単な回路（波形整形回路３６）で内視鏡２の種別に応じた最適なＣＣＤ駆動信号を生成できるため、内視鏡システム１ｂの小型化も可能である。
（第３の実施の形態）

次に、第３の実施の形態について説明する。

第２の実施の形態の内視鏡システム１ｂは、内視鏡２の種別に応じて、ハード的にピーキング回路３８ａ〜３８ｃを切り替え、ＣＣＤ駆動信号の調整を行っている。そのため、取り付けられる内視鏡２の種別（ＣＣＤの種類、ケーブルの種類、ケーブル長等の違い）に応じて、ピーキング回路３８ａ〜３８ｃを複数設ける必要があり、かつ、それらのピーキング回路３８ａ〜３８ｃを切り替えるためのスイッチ３７を設ける必要があるため、波形整形回路３６の回路規模が増大する。

そこで、本実施の形態では、小さい回路規模の波形整形回路を用いて、内視鏡２の種別に応じたＣＣＤ駆動信号の調整を行うことができる内視鏡システムについて説明する。

図１０は、第３の実施の形態に係る内視鏡システムの構成を示す構成図である。なお、図１０において、図７と同様の構成については同一の符号を付して説明を省略する。

第３の実施の形態の内視鏡システム１ｃは、第２の実施の形態の内視鏡システム１ｂのＣＣＤ駆動部１０ａに代わり、ＣＣＤ駆動部１０ｂを用いるとともに、スコープ検知部４１が追加されて構成されている。

スコープ検知部４１には、プロセッサ３に接続された内視鏡２の図示しないスコープＩＤ記憶部からスコープＩＤが入力される。スコープ検知部４１は、入力されたスコープＩＤに基づき、プロセッサ３に接続された内視鏡２の種別を判別し、その判別結果（内視鏡種別情報）をＣＣＤ駆動部１０ｂに出力する。

図１１は、ＣＣＤ駆動部１０ｂの構成を示す構成図である。なお、図１１において、図９と同様の構成については同一の符号を付して説明を省略する。

図１１に示すように、ＣＣＤ駆動部１０ｂは、図９のタイミングジェネレータ３４及び波形整形回路３６に代わり、それぞれタイミングジェネレータ３４ａ及び波形整形回路３６ａを用いるとともに、ローパスフィルタ４２が追加されて構成されている。この波形整形回路３６ａは、図９の波形整形回路３６からスイッチ３７、ピーキング回路３８ｂ及び３８ｃが削除されて構成されている。

タイミングジェネレータ３４ａには、スコープ検知部４１から内視鏡種別情報が入力される。タイミングジェネレータ３４ａは、スコープ検知部４１からの内視鏡種別情報に基づき、タイミングパルスＴＰａやタイミングパルスＴＰａの立ち上がり、立ち下がりをＣＣＤ駆動信号の出力波形よりずっと早い周波数でスイッチングさせたタイミングパルスＴＰｂ、ＴＰｃを生成する。

図１２は、タイミングジェネレータ３４ａの構成を示す構成図である。

図１２に示すように、タイミングジェネレータ３４ａは、駆動用カウンタ４３と、デコーダ４４とを有して構成されている。駆動用カウンタ４３は、例えば垂直同期信号に基づきカウント位置を決定し、決定したカウント位置からカウントしたカウント値をデコーダ４４に出力する。

デコーダ４４には、内視鏡種別情報が入力されており、この内視鏡種別情報に基づき、タイミングパルスのＨを立てる期間を決定する。例えば、デコーダ４４は、内視鏡種別情報に基づきタイミングパルスＴＰｂを生成する場合、カウント値が１、３、５〜２０、２２及び２４のときにＨを立てることでタイミングパルスＴＰｂを生成する。

ピーキング回路３８ａは、第２の実施の形態の構成で最も高周波成分を通すピーキング回路３８ａを使用する。よって、第２の実施の形態と同様なタイミングパルスＴＰａを入力すれば、ピーキング回路３８ａから出力されるＣＣＤ駆動信号の波形も出力波形３９ａのようになる。

ピーキング回路３８ａを使用して出力波形３９ｂ、３９ｃを得るためには、タイミングパルスＴＰｂ、ＴＰｃの立ち上がり、立ち下がりをＣＣＤ駆動信号の出力波形よりずっと早い周波数でスイッチングさせたタイミングパルスＴＰｂ、ＴＰｃを、ＬＰＦ４２で平滑化する。これにより、タイミングパルスＴＰｂ、ＴＰｃの高周波成分を調整して、ＣＣＤ駆動信号の出力波形３９ｂ、３９ｃを得る。

このような構成により、内視鏡システム１ｃは、単一のピーキング回路３８ａで種別の異なる複数の内視鏡２（ＣＣＤの種類、ケーブルの種類、ケーブル長等が異なる）に対して、最適なＣＣＤ駆動信号を生成することができる。そのため、図９のスイッチ３７やピーキング回路３８ｂ及び３８ｃを削減でき、波形整形回路３６ａの回路規模を図９の波形整形回路３６の回路規模よりも小さくすることができる。

また、今後、ＣＣＤ駆動信号のバリエーションが増えた場合でも、ソフトウェア修正により対応可能であり、新たなＣＣＤ駆動信号に対応するためのプロセッサ３を生産する必要がなくなる。

本発明は、上述した実施の形態及び変形例に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

１，１ａ，１ｂ，１ｃ…内視鏡システム、２…内視鏡、３…プロセッサ、４…モニタ、５…挿入部、６…コネクタ、７…対物レンズ、８…ＣＣＤ、９，９ａ…ＦＰＧＡ、１０，１０ａ…ＣＣＤ駆動回路、１１…ＦＥＡ、１２，１２ａ…ＣＤＳ＆Ａ／Ｄ回路、１３…映像信号処理回路、１４…ＢＰＦ、１５…リミッタアンプ、１６…リファレンスクロックゲート、１７，１７ａ，１７ｂ…位相比較部、１８…サンプリングパルス生成部、２１…逓倍クロック生成部、２２…位相比較カウンタ、２３…遅延クロック生成部、３１ａ〜３１ｄ…バッファ、３２ａ〜３２ｃ…ＦＦ、３３…エンコーダ、３４，３４ａ…タイミングジェネレータ、３５…ＣＣＤドライバ、３６，３６ａ…波形整形回路、３７…スイッチ、３８ａ〜３８ｃ…ピーキング回路、４１…スコープ検知部、４２…ＬＰＦ、４３…駆動用カウンタ、４４…デコーダ。

Claims (6)

1. 被検体を撮像して撮像信号を生成する撮像素子が設けられた内視鏡と、前記内視鏡から入力される前記撮像信号を信号処理する信号処理回路が設けられたプロセッサとを具備する内視鏡システムであって、
   前記プロセッサは、
   所定の周波数の第１のクロック信号を生成する第１のクロック生成部と、
   前記撮像素子で被写体を撮像することにより得られる撮像信号からクロック信号成分を抽出し、該クロック信号成分の周波数を有する第２のクロック信号を生成する第２のクロック生成部と、
   前記第１のクロック信号と前記第２のクロック信号との位相差に基づき、前記第１のクロック信号を遅延させた遅延クロック信号を生成する位相比較部と、
   前記位相比較部からの前記遅延クロック信号に基づいて、前記撮像信号をサンプリングするためのサンプリングパルスを生成するサンプリングパルス生成部と、
   を備えたことを特徴とする内視鏡システム。
2. 前記位相比較部は、前記第１のクロック信号を所定倍に逓倍した逓倍クロック信号を生成する逓倍部と、前記逓倍クロック信号を用いて、前記第１のクロック信号と前記第２のクロック信号との位相差をカウントする位相比較カウンタと、前記位相比較カウンタのカウント結果に基づき、前記第１のクロック信号を遅延させた前記遅延クロック信号を生成する遅延クロック生成部とを有することを特徴とする請求項１に記載の内視鏡システム。
3. 前記位相比較部は、前記第１のクロック信号を順次、所定量遅延させる直列接続された複数のバッファと、前記複数のバッファのそれぞれに接続され、前記第２のクロック信号に基づき、前記複数のバッファの出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの出力値から前記第１のクロック信号と前記第２のクロック信号との位相差を生成するエンコーダと、を有することを特徴とする請求項１に記載の内視鏡システム。
4. 前記撮像素子に供給する駆動信号の波形を整形する駆動信号生成部を備えることを特徴とする請求項１に記載の内視鏡システム。
5. 前記駆動信号生成部は、前記第１のクロック信号に基づきタイミングパルスを生成するタイミングジェネレータと、前記タイミングパルスから前記駆動信号を生成するドライバと、前記第１のクロック信号と前記第２のクロック信号との位相差に応じて、前記駆動信号の出力先を切り替えるスイッチと、それぞれが異なるフィルタを備え、前記スイッチから出力された前記駆動信号の波形を整形する複数のピーキング回路とを有することを特徴とする請求項４に記載の内視鏡システム。
6. 前記駆動信号生成部は、前記内視鏡の種別に応じて、前記第１のクロックに基づき生成するタイミングパルスの立ち上がり及び立ち上がりを高速でスイッチングするタイミングジェネレータと、前記スイッチングしたタイミングパルスの高周波成分を平滑化するローパスフィルタと、前記高周波成分を平滑化したタイミングパルスから前記駆動信号を生成するドライバと、前記駆動信号の波形を整形するピーキング回路とを備えることを特徴とする請求項４に記載の内視鏡システム。

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