JPS60137173A - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPS60137173A JPS60137173A JP59257601A JP25760184A JPS60137173A JP S60137173 A JPS60137173 A JP S60137173A JP 59257601 A JP59257601 A JP 59257601A JP 25760184 A JP25760184 A JP 25760184A JP S60137173 A JPS60137173 A JP S60137173A
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- JP
- Japan
- Prior art keywords
- circuit
- horizontal
- pulse
- solid
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は固体撮像装置に関し、特に映像信号読出しのた
めの＆＃パルスの発生回路の改良に関する。
めの＆＃パルスの発生回路の改良に関する。
水平、垂直方向に夫々複数個の受光素子を配列し、各受
光素子からの映像信号を順次に読み出すようにした固体
撮像装置においては、一体煽像素子を動作させるための
各糎のパルスが必賛である。
光素子からの映像信号を順次に読み出すようにした固体
撮像装置においては、一体煽像素子を動作させるための
各糎のパルスが必賛である。
例えば、ＭＯ８形スイッチの開閉により１Ｈ号を取り出
す固体撮像装置においては、水平シフトレジスタをＪａ
Ａ＠Ｊするための二相の水平クロックパルス、水平スタ
ートパルス、垂直シフトレジスタを駆動するための二相
の垂直クロックパルス、垂直スタートパルス等が必費と
なる。これらのパルスは同期信号発生回路（例えばフェ
アチャイルド社製μＡ３２６２Ａ）等により作ることが
できる。例 −えば、水平方向の画累数が４００であれ
ば、水平クロックパルスは約７．２ Ｍ Ｈｚとなり、
このパルスは同期信金発生回路に使用される１ ４．３
１ＶＩＨｚのクロックパルスを２分のＮζ分醐すること
によって得られる。水平スタートパルスや毒はクロック
パルスは水平開ル」パルスや水平ブランキングパルスか
ら作ることができ、垂直スタートパルスは垂ｉ同ａパル
スから作ることができる（竪開昭５５−３５５３６号公
報）Ｑ これらのパルスは全て１４．３ ＭＨｚのクロックパル
スをカウンタで分子ｆＬ、カウンタの出力パルスを組合
せて作ることができるが、この方式によれば、クロック
を分周した際に発生するいろいろな周波数のスパイクノ
イズが電源やアースを通して撮像素子の出力線に漏れ込
むという問題が起こる。上記スパイクノイズは水平クロ
ックパルスに同期しており、画面上に１足した縦続とな
って現われ、画質を者しるしく劣化させる０ 水平方向の画素数を任意の値Ｍとした場合、標準テレビ
信号に合った信号を発生させるためには次のような周波
数が必要となる。つまり、水平有効走査時間Ｔ（〜５４
μｓ）に全ての画素の信号を出力するためには、１画素
当りの時間はＴ／Ｍ、水平クロック周波数はＭ／Ｔ（Ｈ
ｚ）となる。従って水平３２０画素の場合には水平同期
信号に同ルＪした６、２Ｍ）ｉｚのクロックパルスを作
る必要がある。このため、前述した同期信号発生回路に
より標準テレビｍ号に必要なパルスを作ると同時に、水
平同期信号に同期した６、 ２ Ｍ ＨｚをＰＬＬ回路
（フエーズロツタトループ）により作るといった手段が
とられる。
す固体撮像装置においては、水平シフトレジスタをＪａ
Ａ＠Ｊするための二相の水平クロックパルス、水平スタ
ートパルス、垂直シフトレジスタを駆動するための二相
の垂直クロックパルス、垂直スタートパルス等が必費と
なる。これらのパルスは同期信号発生回路（例えばフェ
アチャイルド社製μＡ３２６２Ａ）等により作ることが
できる。例 −えば、水平方向の画累数が４００であれ
ば、水平クロックパルスは約７．２ Ｍ Ｈｚとなり、
このパルスは同期信金発生回路に使用される１ ４．３
１ＶＩＨｚのクロックパルスを２分のＮζ分醐すること
によって得られる。水平スタートパルスや毒はクロック
パルスは水平開ル」パルスや水平ブランキングパルスか
ら作ることができ、垂直スタートパルスは垂ｉ同ａパル
スから作ることができる（竪開昭５５−３５５３６号公
報）Ｑ これらのパルスは全て１４．３ ＭＨｚのクロックパル
スをカウンタで分子ｆＬ、カウンタの出力パルスを組合
せて作ることができるが、この方式によれば、クロック
を分周した際に発生するいろいろな周波数のスパイクノ
イズが電源やアースを通して撮像素子の出力線に漏れ込
むという問題が起こる。上記スパイクノイズは水平クロ
ックパルスに同期しており、画面上に１足した縦続とな
って現われ、画質を者しるしく劣化させる０ 水平方向の画素数を任意の値Ｍとした場合、標準テレビ
信号に合った信号を発生させるためには次のような周波
数が必要となる。つまり、水平有効走査時間Ｔ（〜５４
μｓ）に全ての画素の信号を出力するためには、１画素
当りの時間はＴ／Ｍ、水平クロック周波数はＭ／Ｔ（Ｈ
ｚ）となる。従って水平３２０画素の場合には水平同期
信号に同ルＪした６、２Ｍ）ｉｚのクロックパルスを作
る必要がある。このため、前述した同期信号発生回路に
より標準テレビｍ号に必要なパルスを作ると同時に、水
平同期信号に同期した６、 ２ Ｍ ＨｚをＰＬＬ回路
（フエーズロツタトループ）により作るといった手段が
とられる。
また、カメラ回路を外部同期パルス（水平同期、垂直同
期パルス）に同期させて動作させる必要がある場合には
、水平同期パルスに同期した水平クロックパルス（７，
２ＭＨｚあるいは５．２ ＭＨｚ ）をＰＬＬ１路によ
り発生させる。
期パルス）に同期させて動作させる必要がある場合には
、水平同期パルスに同期した水平クロックパルス（７，
２ＭＨｚあるいは５．２ ＭＨｚ ）をＰＬＬ１路によ
り発生させる。
このような場合に使用されるＰＬＬ回路の基本構成を図
１に示す０この回路では、水平同期信号１１！：、化７
］クロックパルス１５を分周して作った比較パルス１２
が位相比較器１に入力される。
１に示す０この回路では、水平同期信号１１！：、化７
］クロックパルス１５を分周して作った比較パルス１２
が位相比較器１に入力される。
位相比較器１では、２つのパルス１１．１２の立下りエ
ツジの位相差に応じた信号１３を出力する。
ツジの位相差に応じた信号１３を出力する。
この信号１３は、フィルター回路２を通った後、電圧制
御発振器３（以下ＶＣＯと呼ぶ）に入力され、必要な周
波数ｆ。のクロックパルス１５ｉ、発振させる。ふのク
ロックパルス１５は水平同期信号１１と同じ周波数とな
るまで分周ＩＰ！回路４により分目され、比較パルス１
２を出力する０従ってＰＬＬ回路からは水平同期信号１
１と同期したクロックパルス１５を得ることができ、こ
れを回路１０に入力して２相の水平クロックパルスＨ□
。
御発振器３（以下ＶＣＯと呼ぶ）に入力され、必要な周
波数ｆ。のクロックパルス１５ｉ、発振させる。ふのク
ロックパルス１５は水平同期信号１１と同じ周波数とな
るまで分周ＩＰ！回路４により分目され、比較パルス１
２を出力する０従ってＰＬＬ回路からは水平同期信号１
１と同期したクロックパルス１５を得ることができ、こ
れを回路１０に入力して２相の水平クロックパルスＨ□
。
１１□が得られるｏ しかしながら、上記ＰＬＬ回路を
用いる場合にも、分周回路４から発生するスパイクノイ
ズが煽像累子の出力信号線に漏れ込むという間朗が起こ
る。
用いる場合にも、分周回路４から発生するスパイクノイ
ズが煽像累子の出力信号線に漏れ込むという間朗が起こ
る。
本発明は、上述のようなスパイクノイズの発生しない固
体撮像素子の駆動回路を提供することにある０ 〔発明の概要〕 本発明は水平同期信号に同期したクロックパルスをＰＬ
Ｌ回路により作る固体撮像素子用＃ＡＡ動パルス発生回
路において、ＰＬＬ１路を水平ブランキング期間内にの
み動作させ、クロックの分局ノイズが映像期間中は発生
しないようにしたものである。
体撮像素子の駆動回路を提供することにある０ 〔発明の概要〕 本発明は水平同期信号に同期したクロックパルスをＰＬ
Ｌ回路により作る固体撮像素子用＃ＡＡ動パルス発生回
路において、ＰＬＬ１路を水平ブランキング期間内にの
み動作させ、クロックの分局ノイズが映像期間中は発生
しないようにしたものである。
以下、本発明を実施例を参照して計則に欺明する。
第２図は本発明による同体＠像装置の全体構成図である
。内部同期の場合には、水晶発掘回路１０１で、例えば
１４．３ ＭＨ’ｚのクロックを発生させ、このクロッ
クを同期信号発生回路１０２に入力する。同期信号発生
回路１０２は水平同期パルスＨＤ、垂直同期パルスＶＤ
を発生させ、これらのパルスは切換回路１０６に入力さ
せる。切換回路１０６は、上記パルスＨＤ、ＶＤと外部
同期バルンＨＤ’、ＶＤ’との切り換えを行なう。選択
されたパルスは駆動パルス発生回路１０３と１０４に入
力される。Ｊ［＋パルス発生回路１０３はＰＬＬ回路に
より構成され、このＰＬＬ回路は後で述べるように、水
平ブランキング期間だけで全ての処理（分局や位相比較
）を行なう形式となっている。上記パルス発生回路１０
３の出力パルス（例えば５．２ ＭＨｚ ）は、水平足
置パルスＨ１゜Ｈ２として固体撮像索子１０５の水平走
査用シフトレジスタに供胎される。また、駆動パルス発
生（ロ）路１０４は、水平スタートパルスＨＩＮ、垂直
クロックパルスＶ□、■ヨ、垂直スタートパルス■□、
などの只ルスを発生させ、これらを一体撮像素子１０５
に供給する。
。内部同期の場合には、水晶発掘回路１０１で、例えば
１４．３ ＭＨ’ｚのクロックを発生させ、このクロッ
クを同期信号発生回路１０２に入力する。同期信号発生
回路１０２は水平同期パルスＨＤ、垂直同期パルスＶＤ
を発生させ、これらのパルスは切換回路１０６に入力さ
せる。切換回路１０６は、上記パルスＨＤ、ＶＤと外部
同期バルンＨＤ’、ＶＤ’との切り換えを行なう。選択
されたパルスは駆動パルス発生回路１０３と１０４に入
力される。Ｊ［＋パルス発生回路１０３はＰＬＬ回路に
より構成され、このＰＬＬ回路は後で述べるように、水
平ブランキング期間だけで全ての処理（分局や位相比較
）を行なう形式となっている。上記パルス発生回路１０
３の出力パルス（例えば５．２ ＭＨｚ ）は、水平足
置パルスＨ１゜Ｈ２として固体撮像索子１０５の水平走
査用シフトレジスタに供胎される。また、駆動パルス発
生（ロ）路１０４は、水平スタートパルスＨＩＮ、垂直
クロックパルスＶ□、■ヨ、垂直スタートパルス■□、
などの只ルスを発生させ、これらを一体撮像素子１０５
に供給する。
第３図は水平クロックパルス１４１． Ｈ２を発生す０
回路である。５は７００回路３から出力されるクロック
パルス１５を、水平同期間たけクロックパルス１６とし
て出力するゲート回路である。ゲート回路５の出力クロ
ックパルス１６は分周回路６に入力され、比較パルス１
７を出力する。水平同期期間に発生する上記各信号の波
形を第４図に示す。水平間Ｍ信号１１でゲートされたク
ロックパルスは１６のようになり、こｎを分周した信号
が１７となる。位相比較器１は水平同期信号１１の立下
りと比較パルス１７の立ち上りの位相差Ｔｏを電圧に変
換して出力する。この位相比較器としてはディジタルの
位相比較器（たとえば〜ＬＯＴ（ＪＲＯＬＡＭＣ４０４
４等）であってもよいし、この図で示したように比較パ
ルス１７から三角波１８を作り出し、この信号を水平同
期信号の立ち下りからＴ。＋ΔＴだけ遅延すせたパルス
１９でサンプルホールドしてもよい（回路は図示せず）
０このようにして位相比較された信号１３は、フィルタ
ー回路２により平滑化された俊、１００回路こ入力され
る。７００回路は発ｌ波数がｆ。
回路である。５は７００回路３から出力されるクロック
パルス１５を、水平同期間たけクロックパルス１６とし
て出力するゲート回路である。ゲート回路５の出力クロ
ックパルス１６は分周回路６に入力され、比較パルス１
７を出力する。水平同期期間に発生する上記各信号の波
形を第４図に示す。水平間Ｍ信号１１でゲートされたク
ロックパルスは１６のようになり、こｎを分周した信号
が１７となる。位相比較器１は水平同期信号１１の立下
りと比較パルス１７の立ち上りの位相差Ｔｏを電圧に変
換して出力する。この位相比較器としてはディジタルの
位相比較器（たとえば〜ＬＯＴ（ＪＲＯＬＡＭＣ４０４
４等）であってもよいし、この図で示したように比較パ
ルス１７から三角波１８を作り出し、この信号を水平同
期信号の立ち下りからＴ。＋ΔＴだけ遅延すせたパルス
１９でサンプルホールドしてもよい（回路は図示せず）
０このようにして位相比較された信号１３は、フィルタ
ー回路２により平滑化された俊、１００回路こ入力され
る。７００回路は発ｌ波数がｆ。
士Δｆだけ変化するクロックパルス１５を発生させ、こ
れをゲート回路５に与えることによりＰＬＬ回路動作を
行なう。
れをゲート回路５に与えることによりＰＬＬ回路動作を
行なう。
上述した本発明の回路におけるＰＬＬ回路と通常のＰＬ
Ｌ回路の大きな違いは次の二点である〇一つは分局動作
を水平ブランキング期間だけに限定することであり、も
う一つは７００回路３の発振可能な周波数を（ｆｏ±Δ
ｆ）以下に制限することである０ 上記第１点は本発明の主目的である分局ノイズを除去す
るために行なうものであり、第二の点は仄のような問題
点に対処するためである０すなわち、通常のＰＬＬ回路
ではクロックパルスの分局動作が常時性なわれでおり、
第１図の比較パルス１２の立ち下り時点では、位相情報
と周波数情報がζもに入力されている。このため周波数
が異なっていでも、制御系は周波数を一致させ位相誤差
を小さくする方向に動作できる。しかし、本発明の回路
のように水平同期期間だけの情報を世う場合には、周波
数情報は第４図の水平同期信号１１と比較パルス１７の
位相差の中でしか得らｎない〇この結果、位相誤差と周
波数誤差の分離ができなくなり、（ｆｏｔｈｆ□）とい
った目標以外の周波数にクロックする可能性がある。こ
のような誤動作を避けるためには、第５図に示すように
、発振鳩波数がｆ。±Δｆにあるかどうかを判定する周
波数弁別器を第３図の２０に設ければよい。尚、第５図
で横軸は周波数、縦軸は周波数弁別器の出力電圧を示し
ている。このようにｆ。±Δｆの範囲（Δｆはｆ。の数
％以下）であれば、ｌ’ＬＬモードとして動作させ、こ
れ以外の周波数の場合には■２により７００回路３を制
御すればよい。
Ｌ回路の大きな違いは次の二点である〇一つは分局動作
を水平ブランキング期間だけに限定することであり、も
う一つは７００回路３の発振可能な周波数を（ｆｏ±Δ
ｆ）以下に制限することである０ 上記第１点は本発明の主目的である分局ノイズを除去す
るために行なうものであり、第二の点は仄のような問題
点に対処するためである０すなわち、通常のＰＬＬ回路
ではクロックパルスの分局動作が常時性なわれでおり、
第１図の比較パルス１２の立ち下り時点では、位相情報
と周波数情報がζもに入力されている。このため周波数
が異なっていでも、制御系は周波数を一致させ位相誤差
を小さくする方向に動作できる。しかし、本発明の回路
のように水平同期期間だけの情報を世う場合には、周波
数情報は第４図の水平同期信号１１と比較パルス１７の
位相差の中でしか得らｎない〇この結果、位相誤差と周
波数誤差の分離ができなくなり、（ｆｏｔｈｆ□）とい
った目標以外の周波数にクロックする可能性がある。こ
のような誤動作を避けるためには、第５図に示すように
、発振鳩波数がｆ。±Δｆにあるかどうかを判定する周
波数弁別器を第３図の２０に設ければよい。尚、第５図
で横軸は周波数、縦軸は周波数弁別器の出力電圧を示し
ている。このようにｆ。±Δｆの範囲（Δｆはｆ。の数
％以下）であれば、ｌ’ＬＬモードとして動作させ、こ
れ以外の周波数の場合には■２により７００回路３を制
御すればよい。
なお第４図で示したように三角波１８を発生させ、これ
をサンプリングパルス１９でサンプルホールドする方式
の場合には、回路自体に周波数の弁別機ｎεがある。つ
まり比較パルス１７はゲートされたクロックパルス１６
を分周（Ｎ分周）して作るが、クロックの同波数が篩け
ればパルス１７の立上りは進み、同波数か低ければ立上
りは遅れることになり、この結果、サンプリングパルス
１９に対して三角波の位相が変化して出力電圧が変化す
るからである。
をサンプリングパルス１９でサンプルホールドする方式
の場合には、回路自体に周波数の弁別機ｎεがある。つ
まり比較パルス１７はゲートされたクロックパルス１６
を分周（Ｎ分周）して作るが、クロックの同波数が篩け
ればパルス１７の立上りは進み、同波数か低ければ立上
りは遅れることになり、この結果、サンプリングパルス
１９に対して三角波の位相が変化して出力電圧が変化す
るからである。
発振周波数を制限するもう一つの方法は、■ＣＯ回路３
自体の発ＪＩＩｉ周波数をｆ。±Δｆにする方法である
。これはＬ−Ｃ発振回路や水晶ａｉｍ子を使った発振回
路により実現できる。第６図にこの発振回路の一例を示
す。第３図のフィルター回路２の出力１４が可変容量素
子（たとえばバリキャップ）７に加えらイする。この′
６量素子と水晶振動子８により共振回路を構成し、これ
をアンプ９により増幅する。この結果アンプ９の出力信
号１５の同波数はフィルター回路２の出力１４により可
変されるが、水晶振動子のＱ値は非常に筒いため、発振
鴫波数の範囲は非常に狭いものとなる。このため中心周
波数ｆ０に対してΔｆは０．１％以下に制限することが
できる。また、これらの回路では発振周波数がＬ−Ｃ又
は可に谷型素子のＣと水晶蚕製子で決才るため温度係数
が非常に小さく、電源変動の影響も小さい。さらにこれ
らの震動は直接的に発振周波数の変化とはならずに単に
発振したパルスの位相がごくわずか変化した。ものとな
るため全く問題とならない。
自体の発ＪＩＩｉ周波数をｆ。±Δｆにする方法である
。これはＬ−Ｃ発振回路や水晶ａｉｍ子を使った発振回
路により実現できる。第６図にこの発振回路の一例を示
す。第３図のフィルター回路２の出力１４が可変容量素
子（たとえばバリキャップ）７に加えらイする。この′
６量素子と水晶振動子８により共振回路を構成し、これ
をアンプ９により増幅する。この結果アンプ９の出力信
号１５の同波数はフィルター回路２の出力１４により可
変されるが、水晶振動子のＱ値は非常に筒いため、発振
鴫波数の範囲は非常に狭いものとなる。このため中心周
波数ｆ０に対してΔｆは０．１％以下に制限することが
できる。また、これらの回路では発振周波数がＬ−Ｃ又
は可に谷型素子のＣと水晶蚕製子で決才るため温度係数
が非常に小さく、電源変動の影響も小さい。さらにこれ
らの震動は直接的に発振周波数の変化とはならずに単に
発振したパルスの位相がごくわずか変化した。ものとな
るため全く問題とならない。
第７図に本発明による回路１０３の別の実施例を示す。
この回路ではフィルター回路２と■ＣＯ回路３の間に演
算回路２１が挿入されている。この回路２１では周波数
ｆ０を発振させるために必要な電圧■。（ＶＣＯｌ路の
構成により異なる）を基準電源２２から与える形式とし
、フィルター回路２の出力を愚鴨制限回路を通した後に
基準電圧と重畳して出力１８とする。この振幅制限の範
囲を±Δｆに対応する電圧としておけはよい。
算回路２１が挿入されている。この回路２１では周波数
ｆ０を発振させるために必要な電圧■。（ＶＣＯｌ路の
構成により異なる）を基準電源２２から与える形式とし
、フィルター回路２の出力を愚鴨制限回路を通した後に
基準電圧と重畳して出力１８とする。この振幅制限の範
囲を±Δｆに対応する電圧としておけはよい。
本発明によれば水平ブランキング期間以外にはカウンタ
ー動作を停止させる構成とすることによりカウンターの
分局によるスパイクノイズを発生しない１体撮像累子の
駆動回路を実現することができる。
ー動作を停止させる構成とすることによりカウンターの
分局によるスパイクノイズを発生しない１体撮像累子の
駆動回路を実現することができる。
第１図（５）、（均はＰＬＬ、回路を用いた従来の固体
カメラ用駆動パルス発生回路の回路図およびその信号波
形図、第２図は本発明に係る固体法像装置の生体構成図
、第３図は本発明で用いる水平り口弁別回路の入出力特
性を示す図、第６図は本発明回路に用いる発振回路３の
１実施例を示す図、第７図は本発明に用いる水平クロッ
ク発生回路の他の実施例をボす図である。 第１図 第 ３ 図 第２図 ＩＩ 第 ４ 図 乙！ ′￥Ｊ ５ 図 Ｐ／−Ｌイーード 第 ６ 図 拓 ７ 図
カメラ用駆動パルス発生回路の回路図およびその信号波
形図、第２図は本発明に係る固体法像装置の生体構成図
、第３図は本発明で用いる水平り口弁別回路の入出力特
性を示す図、第６図は本発明回路に用いる発振回路３の
１実施例を示す図、第７図は本発明に用いる水平クロッ
ク発生回路の他の実施例をボす図である。 第１図 第 ３ 図 第２図 ＩＩ 第 ４ 図 乙！ ′￥Ｊ ５ 図 Ｐ／−Ｌイーード 第 ６ 図 拓 ７ 図
Claims (1)
- １、水平、垂直方向に夫々複数個ずつ配列された受光素
子と、上記受光素子から順次に映像信号を読出すための
水平、垂直方向の走査手段と、上記走査手段を駆動する
パルス発生回路とを備えた固体−像装置において、上記
水平走査手段を駆動するための水平定食パルスを発生す
る回路力）、水平ブランキング期間のみ分局動作をする
ＰＬＬ１路を有し、上記水平走査パルスが上記ＰＬＬ回
路の出力から侍られるようにしたことを％徴とする固体
撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257601A JPS60137173A (ja) | 1984-12-07 | 1984-12-07 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257601A JPS60137173A (ja) | 1984-12-07 | 1984-12-07 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137173A true JPS60137173A (ja) | 1985-07-20 |
Family
ID=17308529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257601A Pending JPS60137173A (ja) | 1984-12-07 | 1984-12-07 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137173A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273950A (ja) * | 1988-04-26 | 1989-11-01 | Sanyo Electric Co Ltd | コタツユニット |
| US8395430B2 (en) | 2008-09-19 | 2013-03-12 | Huawei Technologies Co., Ltd. | Digital phase locking loop and method for eliminating glitches |
-
1984
- 1984-12-07 JP JP59257601A patent/JPS60137173A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273950A (ja) * | 1988-04-26 | 1989-11-01 | Sanyo Electric Co Ltd | コタツユニット |
| US8395430B2 (en) | 2008-09-19 | 2013-03-12 | Huawei Technologies Co., Ltd. | Digital phase locking loop and method for eliminating glitches |
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