JPH08205078A - 同期信号発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模の増大を抑制してカメラの小型軽量
化，あるいは低消費電力化を図る。 【構成】 記録再生系ブロック１１０は基準となる発振
器１１２を含み、記録再生共通のカウンタ１１８，１２
２を利用して記録再生用の同期信号を生成する。プロセ
ス系ブロック１３０は、前記ブロックの同期信号生成動
作を参照したＰＬＬによって位相が制御される発振器１
３２を含み、記録再生共通のカウンタ１３８，１４２を
利用してプロセス処理用の同期信号を生成する。ＣＣＤ
駆動系ブロック１５０は、記録再生系ブロックの同期信
号生成動作を参照したＰＬＬによって位相が制御される
発振器１５２を含み、記録再生共通のカウンタ１５８，
１６２を利用して撮像用の同期信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カメラ一体型ＶＴＲに
かかり、更に具体的には、主として家庭用の用途に用い
られるカメラ一体型のディジタルＶＴＲ（ＤＶＣ）にお
いて、各部に必要なクロックを供給するための同期信号
発生回路の改良に関するものである。

【０００２】

【背景技術】従来のカメラ一体型アナログＶＴＲの同期
信号発生回路では、固体撮像素子の画素数により決定さ
れる周波数を基本周波数とする発振回路から各種制御用
同期信号を発生している。そして、これらの同期信号
を、それぞれ固体撮像素子駆動部，プロセス処理部，エ
ンコーダ部などへ供給することにより、ＮＴＳＣ方式な
どの標準テレビジョン方式の複合映像信号を形成し、あ
るいは出力する方式が一般的である。

【０００３】他方、ＩＣプロセス技術の進歩により、カ
メラ部の信号処理をディジタルで行うようにしたカメラ
一体型ＶＴＲも実用化されてきている。このシステムで
も、前記従来システムと同様に、固体撮像素子部の駆動
周波数で映像信号を符号化することにより、システムが
構成されている。ディジタル信号処理によれば、アナロ
グ方式ではほぼ実現不可能であった各種の特殊効果や手
ぶれ補正などの付加価値機能を安価に実現することが可
能となり、これらの機能を搭載したカメラ一体型ＶＴＲ
も商品化されている。

【０００４】更に近年では、ディジタル信号の記録再生
装置（ＶＴＲ）のディジタル化も進められており、業務
用を中心として、コンポーネント映像信号を１３．５Ｍ
Ｈｚの標本化周波数で符号化し、記録再生を行うＤ１規
格などのディジタルＶＴＲが実用化されている。また、
これらのディジタル信号処理カメラとディジタルＶＴＲ
の結合に伴い、各種の信号発生装置，方式変換装置，周
波数変換装置，フレームメモリなどのディジタル化技術
が必要不可欠となってきている。

【０００５】

【発明が解決しようとする課題】ところで、ＤＶＣ，す
なわちカメラ一体型のディジタルＶＴＲでは、例えば、
固体撮像素子からの映像信号の読出し処理，出力された
手ぶれ補正エリアを含む映像信号を所定のテレビジョン
信号となるようにサンプリングレートを変換する処理，
更にディジタル磁気記録再生用のためにサンプリングレ
ートを変換する処理などが行われる。このため、複数の
周波数の異なる同期信号が必要となる。

【０００６】すなわち、固体撮像素子駆動部，カメラ部
のディジタル信号処理部，磁気記録再生部のそれぞれ
は、異なる標本化周波数のクロックが必要となる。ま
た、カメラ部のディジタル信号処理部では、手ぶれ補正
などの特殊効果用の標本化周波数変換のために、周波数
の異なる複数のクロックが必要となる。このようなＤＶ
Ｃのクロックシステムを実現するためには、通常各周波
数のクロック毎の信号発生器を備え、それらの発生信号
を同期させる必要がある。

【０００７】しかしながら、複数の信号発生器を用いる
手法では、各信号の遅延時間の問題，記録時や再生時に
ＤＶＣ規格を満足するためのクロック位相制御をどのよ
うに行うかの問題があり、これらの実現は極めて困難で
ある。更に、回路規模が著しく増大し、ＤＶＣ実現のた
めの回路の小型化も困難となってしまう。

【０００８】この発明は、以上の点に着目したもので、
回路規模の増大を抑制してカメラの小型軽量化，あるい
は低消費電力化を図ることができ、各種のテレビジョン
方式に対応可能な同期信号発生回路を提供することを、
その目的とするものである。

【０００９】

【課題を解決するための手段と作用】前記目的を達成す
るため、この発明によれば、第１のブロックは、基準と
なる発振源を含み、記録再生に共通のタイミング手段を
利用して、ＤＶＣにおける映像信号の記録再生系に必要
な信号を生成する。また、第２のブロックは、第１のブ
ロックの同期信号生成動作を参照したＰＬＬによって位
相が制御される発振源を含み、記録再生に共通のタイミ
ング手段を利用して、ＤＶＣにおける画像の撮像系に必
要な信号を生成する。更に、第３のブロックは、第１の
ブロックの同期信号生成動作を参照したＰＬＬによって
位相が制御される発振源を含み、記録再生に共通のタイ
ミング手段を利用して、ＤＶＣにおける画像信号のプロ
セス系に必要な信号を生成する。この発明の前記及び他
の目的，特徴，利点は、次の詳細な説明及び添付図面か
ら明瞭になろう。

【００１０】

【好ましい実施例の説明】この発明には数多くの実施例
が有り得るが、ここでは適切な数の実施例を示し、詳細
に説明する。

【００１１】最初に、図２を参照しながら本実施例にか
かる同期信号発生回路を備えたＤＶＣの全体構成を説明
する。このＤＶＣは、手ぶれ補正エリアを持つ固体撮像
素子（ＣＣＤ）を備えるとともに、ＮＴＳＣ方式のテレ
ビジョン信号を出力するディジタルカメラ，及びＤＶＣ
規格のディジタルＶＴＲを一体化した構成となってい
る。

【００１２】同図において、ＤＶＣは、ＣＣＤ駆動系１
０，プロセス系３０，記録再生系５０を中心に構成され
ている。これらのうち、ＣＣＤ駆動系１０は、撮像光学
系１２，撮像素子（ＣＣＤ）１４，アナログプロセス処
理回路１６，Ａ／Ｄ変換器１８，レートコンバータ２０
を含んでいる。撮像素子１４は、手ぶれ補正用の構成と
なっている。アナログプロセス処理回路１６は、撮像素
子１４から出力された撮像信号に対してプリニーなどの
処理を行うための回路である。レートコンバータ２０
は、手ぶれ補正用の撮像素子１４からの映像信号をＮＴ
ＳＣなどの所定方式の映像信号にレート変換するための
コンバータである。

【００１３】次に、プロセス系３０は、ディジタルプロ
セス処理回路３２，エンコーダ３４，Ｄ／Ａ変換器３
６，モニター接続検出回路３８を含んでいる。ディジタ
ルプロセス処理回路３２は、ディジタル信号処理手法を
用いた特殊効果処理やガンマ補正などの画質改善処理を
行うための回路である。エンコーダ３４は、ディジタル
プロセス処理済みの映像信号をＮＴＳＣ方式のテレビジ
ョン信号にエンコードするための回路である。モニター
接続検出回路３８は、出力端子４０におけるモニター接
続の有無を検出し、接続されている場合に前記エンコー
ダ３４を駆動するための回路である。

【００１４】次に、記録再生系５０は、レートエンコー
ダ５２，記録再生部５４を含んでいる。レートエンコー
ダ５２は、エンコーダ３４の入力のサンプリングレート
と、記録再生部５４の記録再生における信号のサンプリ
ングレートとの変換を行うためのものである。記録再生
部５４は、Ｄ１規格に準拠した映像信号の記録再生動作
を行うものである。

【００１５】以上の各部のうち、レートコンバータ２
０，５２，ディジタルプロセス処理回路３２，エンコー
ダ３４，記録再生部５４に対して、クロック制御部６０
から動作に必要なクロックが供給されるようになってい
る。クロック制御部６０には、同期信号発生回路１００
が設けられており、これによって各部に供給されるクロ
ックとなる同期信号の発生が行われるように構成されて
いる。なお、以上のようなＤＶＣについては、例えば特
開平５−２５２４７７号公報に開示されている。

【００１６】次に、図１を参照しながら、同期信号発生
回路１００について説明する。同図に示すように、同期
信号発生回路１００は、図２に示したＣＣＤ駆動系１
０，プロセス系３０，記録再生系５０にそれぞれ必要な
クロック周波数に対応した３つのブロックによって構成
されており、ＰＬＬを２チャンネル備えている。

【００１７】これらのうち、最も基本になる記録再生系
ブロック１１０は、ＤＶＣ規格準拠の２７ＭＨｚの同期
信号を発生するブロックである。プロセス系ブロック１
３０は、クロックレート変換後のディジタル信号処理プ
ロセス用の同期信号を発生するブロックである。ＣＣＤ
駆動系ブロック１５０は、撮像素子駆動や映像信号符号
化のためのＡ／Ｄ変換，あるいはクロックレートコンバ
ート用の同期信号を発生するブロックである。

【００１８】カメラ一体型ＶＴＲで用いられる同期信号
発生器では、撮像素子１４の駆動周波数，例えば、１
５．９ＭＨｚの２倍の周波数である３１．８ＭＨｚを用
いるのが一般的である。しかし本実施例では、ＤＶＣ規
格である１３．５ＭＨｚの２倍の周波数である２７ＭＨ
ｚを用いており、記録再生系ブロック１１０の２７ＭＨ
ｚ発振器１１２に水晶振子１１４を用いることで、ＤＶ
Ｃ規格のクロック精度を補償している。

【００１９】次に、プロセス系ブロック１３０は、電圧
制御発振器であるプロセス系発振器１３２及び位相比較
器１３４を備えており、位相比較器１３４の位相差検出
出力を発振器１３２にフィードバックすることでＰＬＬ
が構成されている。そして、記録再生系ブロック１１０
の水平カウンタ１１８とプロセス系ブロック１３０の水
平カウンタ１３８の出力の位相を位相比較器１３４で比
較することで、ＰＬＬが記録再生系ブロック１１０で生
成される水平同期信号に同期するようになっている。

【００２０】ＣＣＤ駆動系ブロック１５０についても同
様であり、電圧制御発振器であるＣＣＤ駆動系発振器１
５２及び位相比較器１５４を備えており、位相比較器１
５４の位相差検出出力を発振器１５２にフィードバック
することでＰＬＬが構成されている。そして、記録再生
系ブロック１１０の水平カウンタ１１８とＣＣＤ駆動系
ブロック１５０の水平カウンタ１５８の出力の位相を位
相比較器１５４で比較することで、ＰＬＬが記録再生系
ブロック１１０で生成される水平同期信号に同期するよ
うになっている。

【００２１】ＣＣＤ駆動系１０及びプロセス系３０は、
この同期信号発生回路１００で直接駆動されるため、Ｃ
ＣＤ駆動系ブロック１５０及びプロセス系ブロック１３
０の周波数精度は記録再生系ブロック１１０ほど高い必
要はない。従って、各ブロック１３０，１５０のＰＬＬ
回路を用いることにより、３種類の異なるサンプリング
レートを持つシステムを実現することができる。

【００２２】他の部分の動作は、次の通りである。ま
ず、記録再生系ブロック１１０では、発振器１１２の２
７ＭＨｚ出力が１／２分周器１１６で１／２分周され、
これに基づいて水平カウンタ１１８による記録再生系５
０で必要な水平同期周期のカウントが行われる。そし
て、このカウントに基づいて水平同期信号発生器１２０
で水平同期信号が生成される。水平カウンタ１１８のカ
ウント値は垂直カウンタ１２２にも供給されており、こ
れに基づいて記録再生系５０で必要な垂直同期周期のカ
ウントが行われる。そして、このカウントに基づいて垂
直同期信号発生器１２４で垂直同期信号が生成される。
また、水平，垂直の同期信号は複合同期信号発生器１２
６に供給され、ここで複合同期信号が生成される。な
お、記録再生部５０から水平，垂直の同期信号が水平垂
直リセット部１２８に入力されており、これによってカ
ウンタ１１８，１２２がリセットされる構成となってい
る。

【００２３】プロセス系ブロック１３０では、発振器１
３２の発振出力が１／２分周器１３６で１／２分周さ
れ、これに基づいて水平カウンタ１３８によるプロセス
系３０で必要な水平同期周期のカウントが行われる。そ
して、このカウントに基づいて水平同期信号発生器１４
０で水平同期信号が生成される。水平同期信号発生器１
４０の出力信号は垂直同期信号発生器１４４にも供給さ
れており、垂直カウンタ１４２の出力に基づいてプロセ
ス系３０で必要な垂直同期信号が生成される。また、水
平，垂直の同期信号は複合同期信号発生器１４６に供給
され、ここで複合同期信号が生成される。ＣＣＤ駆動系
ブロック１５０についても同様である。

【００２４】次に、信号再生時の動作を説明する。記録
再生系ブロック１１０では、水晶１１４により安定して
発振している２７ＭＨｚ発振器１１２の出力に基づいて
水平，垂直，複合のＤＶＣ規格に準じた各同期信号やク
ロック（図１では「CK」と表示）が生成され、これらが
記録再生系５０に供給される。記録再生系５０は、それ
ら同期信号やクロックに基づいて安定に動作する。

【００２５】他方、同期信号発生回路の他のブロック１
３０，１５０では、記録再生系ブロック１１０の水平カ
ウンタ１１８のカウント動作に基づいて発振器１３２，
１５２にＰＬＬがかけられ、各ＰＬＬの発振位相がロッ
クされる。これにより、カウンタ１１８，１２２，１３
８，１４２，１５８，１６２のカウント動作位相が各ブ
ロックで一致するようになり、撮像素子１４の信号出力
と記録再生部５４の再生信号を合成することが可能とな
るタイミングでクロック及び各種の同期信号の生成が行
われるようになる。

【００２６】次に、信号記録時及び信号記録待機時の動
作について説明する。この場合は、本来は記録再生部５
４の動作，すなわち記録再生系ブロック１１０の動作に
他のブロック１３０，１５０の動作は拘束されない。し
かし、上述したように、水平，垂直のカウンタが信号再
生時と共用されているため、あたかも外部同期がかかっ
たように同一のカウンタ値に基づいて各種同期信号が生
成される。従って、各種同期信号は、各ブロック間で同
期することとなるが、これによって不都合が生ずること
はない。むしろ、このような回路構成とすることによっ
て、信号記録時と信号再生時の内部カウンタを共用する
ことができ、回路規模の増大を抑制することができる。

【００２７】このように、本実施例によれば、記録時，
再生時を問わず、記録再生系ブロックでは、ＤＶＣの基
本周波数である１３．５ＭＨｚの２倍の周波数の発振源
を備え、これに基づいて生成した同期信号やクロックが
記録再生系に供給される。他方、プロセス系ブロック及
びＣＣＤ駆動系ブロックでは、記録再生系ブロックの動
作を参照するＰＬＬに基づいてそれぞれ同期信号やクロ
ックが生成され、プロセス系やＣＣＤ駆動系にそれぞれ
供給される。

【００２８】このため、複数の周波数の異なる同期信号
を、良好に位相制御しつつ簡便な構成の規模の小さい回
路で得ることができる。具体的には、従来ＩＣで３チッ
プ構成となる回路システムを、１チップでＩＣ化するこ
とが可能となり、商品の小型軽量化，更には低消費電力
化が実現可能となる。

【００２９】この発明は、以上の開示に基づいて多様に
改変することが可能であり、例えば次のようなものがあ
る。 （1）本発明は、ＣＣＤ駆動系の駆動周波数，プロセス
系の駆動周波数，あるいはＴＶ方式に何ら依存するもの
ではない。すなわち、発振器の発振周波数や内部カウン
タのカウント値を適宜設定することで、あらゆる撮像素
子を用いたシステムに適用可能である。例えば、手ぶれ
補正エリアのない撮像素子を用いた場合には、レートコ
ンバータ２０が必要とされないので、前記記実施例１の
ＣＣＤ駆動系１０とプロセス系３０のクロック周波数を
同一に設定すればよい。また、ＴＶ方式についても、Ｎ
ＴＳＣ方式の他に、ＳＥＣＡＭ方式，ＰＡＬ方式など、
各種のＴＶ方式に対応可能である。 （2）回路構成も、各種設計変更が可能である。例え
ば、複合同期信号を必要としないときは、複合同期信号
発生器を省略するなどである。

【００３０】

【発明の効果】以上説明したように、この発明によれ
ば、記録再生系ブロックで生成した同期信号を、プロセ
ス系ブロック及びＣＣＤ駆動系ブロックにおける同期信
号生成のＰＬＬで参照することとしたので、回路規模の
増大を抑制してＤＶＣの小型軽量化，あるいは低消費電
力化を図ることができ、また、各種のテレビジョン方式
にも良好に対応できるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施例の構成を示すブロック図であ
る。

【図２】この発明が適用されるＤＶＣの一例を示すブロ
ック図である。

【符号の説明】

１０…ＣＣＤ駆動系 ３０…プロセス系 ５０…記録再生系 １００…同期信号発生回路 １１０…記録再生系ブロック １１２，１３２，１５２…発振器 １３４，１５４…位相比較器 １１６，１３６，１５６…１／２分周器 １１８，１３８，１５８…水平カウンタ １２０，１４０，１６０…水平同期信号発生器 １２２，１４２，１６２…垂直カウンタ １２４，１４４，１６４…垂直同期信号発生器 １２６，１４６，１６６…複合同期信号発生器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/765 (72)発明者 大浦 徹也 神奈川県横浜市神奈川区守屋町３丁目12番 地 日本ビクター株式会社内 (72)発明者 平田 卓哉 神奈川県横浜市神奈川区守屋町３丁目12番 地 日本ビクター株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基準となる発振源を含み、記録再生に共
   通のタイミング手段を利用して、ＤＶＣにおける映像信
   号の記録再生系に必要な信号を生成する第１のブロッ
   ク；第１のブロックの同期信号生成動作を参照したＰＬ
   Ｌによって位相が制御される発振源を含み、記録再生に
   共通のタイミング手段を利用して、ＤＶＣにおける画像
   の撮像系に必要な信号を生成する第２のブロック；第１
   のブロックの同期信号生成動作を参照したＰＬＬによっ
   て位相が制御される発振源を含み、記録再生に共通のタ
   イミング手段を利用して、ＤＶＣにおける画像信号のプ
   ロセス系に必要な信号を生成する第３のブロック；を備
   えた同期信号発生回路。