JPH09107527A - クロック生成回路 - Google Patents
クロック生成回路Info
- Publication number
- JPH09107527A JPH09107527A JP7260501A JP26050195A JPH09107527A JP H09107527 A JPH09107527 A JP H09107527A JP 7260501 A JP7260501 A JP 7260501A JP 26050195 A JP26050195 A JP 26050195A JP H09107527 A JPH09107527 A JP H09107527A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- signal
- generation circuit
- phase
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- Pending
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- Television Signal Processing For Recording (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ディジタル映像信号処理回路のメモリのリー
ドクロックを簡易的な回路で生成する。 【解決手段】 同期分離回路４で入力映像信号よりＨＤ
（水平同期信号）を分離し、ライトクロック生成回路５
に印加し、ＶＣＯ13で発振するライトクロックをＨＤと
位相の一致したものに生成し、このクロックでＡ／Ｄ変
換部１のサンプリングおよびメモリ２の映像データの書
込みを行う。前記ＨＤはリードクロック生成回路６にも
印加され、発振器15で発振したクロックとＨＤとの位相
を比較し、位相差に応じて可変遅延回路17を制御し、水
平走査の都度発振器15よりのクロックの位相をＨＤの位
相に一致するように遅延し、各水平走査期間に有効画素
のデータを読出すようにする。
ドクロックを簡易的な回路で生成する。 【解決手段】 同期分離回路４で入力映像信号よりＨＤ
（水平同期信号）を分離し、ライトクロック生成回路５
に印加し、ＶＣＯ13で発振するライトクロックをＨＤと
位相の一致したものに生成し、このクロックでＡ／Ｄ変
換部１のサンプリングおよびメモリ２の映像データの書
込みを行う。前記ＨＤはリードクロック生成回路６にも
印加され、発振器15で発振したクロックとＨＤとの位相
を比較し、位相差に応じて可変遅延回路17を制御し、水
平走査の都度発振器15よりのクロックの位相をＨＤの位
相に一致するように遅延し、各水平走査期間に有効画素
のデータを読出すようにする。
Description
【０００１】
【産業上の利用分野】本発明はクロック生成回路に係
り、メモリデータの読出しを行うリードクロックを簡易
的な回路で生成するものに関する。
り、メモリデータの読出しを行うリードクロックを簡易
的な回路で生成するものに関する。
【０００２】
【従来の技術】映像信号をディジタル処理して陰極線管
に表示する場合の信号処理回路には、例えば、図２に示
す如く、ＰＬＬ（位相同期ループ）回路５よりのライト
クロックでＡ／Ｄ変換部１のサンプリングおよびメモリ
３の書込みを行い、ＰＬＬ回路22よりのリードクロック
でメモリ２のデータの読出しを行うようにしたものがあ
る。ＰＬＬ回路５は、ＶＣＯ（電圧制御発振器）13で発
振したクロックを分周器14でＨＤ（水平同期信号）の周
波数に分周し、位相比較器11に帰還し、同期分離回路４
よりのＨＤとの位相を比較し、位相差に応じて出力され
る信号をＬＰＦ（低域濾波器）12に入力し、直流成分と
し、この信号（電圧）をＶＣＯ13に印加し、発振周波数
および位相がＨＤに一致するように制御している。この
ＰＬＬ回路５をライトクロックの生成に用いるのは映像
信号のＡ／Ｄ変換および書込みを入力信号に同期させて
行うためであり、また、リードクロックの生成にＰＬＬ
回路22を用いるのは、表示装置21の陰極線管の偏向回路
を入力映像信号に同期して動作させるため、ライトクロ
ックと同様に入力信号と周波数および位相の同期したク
ロックを用いる必要があるからである。しかし、表示器
がプラズマディスプレイパネル（ＰＤＰ）のようにディ
ジタル駆動式の場合、ＰＤＰは、表示される画素、すな
わち有効画素のデータと、各水平走査のＨＤから有効画
素までの期間（クロック数）の情報とが得られれば映像
表示の支障にならないものであるから、リードクロック
は、１Ｈ（１水平走査期間）の有効画素数＋ＨＤから有
効画素の始まりまでの時間に相応するクロック数以上で
あればよく、メモリ２に記録された１Ｈの有効画素デー
タを読出すことができ、当該Ｈの全ての有効画素の映像
をＰＤＰに表示することができる。
に表示する場合の信号処理回路には、例えば、図２に示
す如く、ＰＬＬ（位相同期ループ）回路５よりのライト
クロックでＡ／Ｄ変換部１のサンプリングおよびメモリ
３の書込みを行い、ＰＬＬ回路22よりのリードクロック
でメモリ２のデータの読出しを行うようにしたものがあ
る。ＰＬＬ回路５は、ＶＣＯ（電圧制御発振器）13で発
振したクロックを分周器14でＨＤ（水平同期信号）の周
波数に分周し、位相比較器11に帰還し、同期分離回路４
よりのＨＤとの位相を比較し、位相差に応じて出力され
る信号をＬＰＦ（低域濾波器）12に入力し、直流成分と
し、この信号（電圧）をＶＣＯ13に印加し、発振周波数
および位相がＨＤに一致するように制御している。この
ＰＬＬ回路５をライトクロックの生成に用いるのは映像
信号のＡ／Ｄ変換および書込みを入力信号に同期させて
行うためであり、また、リードクロックの生成にＰＬＬ
回路22を用いるのは、表示装置21の陰極線管の偏向回路
を入力映像信号に同期して動作させるため、ライトクロ
ックと同様に入力信号と周波数および位相の同期したク
ロックを用いる必要があるからである。しかし、表示器
がプラズマディスプレイパネル（ＰＤＰ）のようにディ
ジタル駆動式の場合、ＰＤＰは、表示される画素、すな
わち有効画素のデータと、各水平走査のＨＤから有効画
素までの期間（クロック数）の情報とが得られれば映像
表示の支障にならないものであるから、リードクロック
は、１Ｈ（１水平走査期間）の有効画素数＋ＨＤから有
効画素の始まりまでの時間に相応するクロック数以上で
あればよく、メモリ２に記録された１Ｈの有効画素デー
タを読出すことができ、当該Ｈの全ての有効画素の映像
をＰＤＰに表示することができる。
【０００３】
【発明が解決しようとする課題】本発明はこれらの点に
着目し、メモリのライト側のクロックはＰＬＬ回路で生
成した映像信号に正確に同期したものを用いるが、リー
ド側は、簡易的な回路で生成されたライトクロックとは
必ずしも位相の一致しないクロックで読出しを行うこと
により、例えば、ＶＴＲ（ビデオテープレコーダ）より
再生された映像信号のように、放送波等に比べて同期の
安定度が良くない信号の場合に、映像信号源の同期の不
安定さに影響されずにメモリデータの読出しを行えるよ
うにし、画面のゆらぎ（水平走査線が左右に動く）等を
生じない映像を表示できるようにし、同時に、リードク
ロックを簡易的な回路で生成するとにより回路構成を簡
素化できるようにすることにある。
着目し、メモリのライト側のクロックはＰＬＬ回路で生
成した映像信号に正確に同期したものを用いるが、リー
ド側は、簡易的な回路で生成されたライトクロックとは
必ずしも位相の一致しないクロックで読出しを行うこと
により、例えば、ＶＴＲ（ビデオテープレコーダ）より
再生された映像信号のように、放送波等に比べて同期の
安定度が良くない信号の場合に、映像信号源の同期の不
安定さに影響されずにメモリデータの読出しを行えるよ
うにし、画面のゆらぎ（水平走査線が左右に動く）等を
生じない映像を表示できるようにし、同時に、リードク
ロックを簡易的な回路で生成するとにより回路構成を簡
素化できるようにすることにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、ディジタル信号に変換された映像データを
書込むメモリと、メモリの書込みクロックを生成するラ
イトクロック生成回路と、メモリデータの読出しクロッ
クを生成するリードクロック生成回路とからなるディジ
タル映像信号処理回路において、前記リードクロック生
成回路は、クロックを発振する発振器と、発振器よりの
信号と前記映像信号より分離された同期信号との位相を
比較する位相比較器と、位相比較器よりの信号に基づい
て前記発振器よりのクロックを遅延する可変遅延回路と
から構成し、可変遅延回路よりのクロックで前記メモリ
のデータの読出しを行うようにしたクロック生成回路を
提供するものである。
決するため、ディジタル信号に変換された映像データを
書込むメモリと、メモリの書込みクロックを生成するラ
イトクロック生成回路と、メモリデータの読出しクロッ
クを生成するリードクロック生成回路とからなるディジ
タル映像信号処理回路において、前記リードクロック生
成回路は、クロックを発振する発振器と、発振器よりの
信号と前記映像信号より分離された同期信号との位相を
比較する位相比較器と、位相比較器よりの信号に基づい
て前記発振器よりのクロックを遅延する可変遅延回路と
から構成し、可変遅延回路よりのクロックで前記メモリ
のデータの読出しを行うようにしたクロック生成回路を
提供するものである。
【０００５】
【作用】以上のように構成したので、本発明によるクロ
ック生成回路においては、メモリのライト側は、位相比
較器、ＬＰＦ、ＶＣＯおよび分周器等からなるフィード
バックループを有するＰＬＬ回路で生成したクロックで
映像信号のディジタル変換およびメモリの書込み等を行
い、リード側は、フィードバックループを有しない簡易
的な回路で生成されたクロックでメモリデータの読出し
を行う。これにより、例えば、ＶＴＲより再生された信
号のように、放送波等に比べて同期の安定度が良くない
映像信号源の場合に同期の不安定さに影響されずにメモ
リデータの読出しが行われ、画面のゆらぎ等のない映像
を表示し、また、リードクロックを簡易的な回路で生成
するとにより回路構成が簡素化される。
ック生成回路においては、メモリのライト側は、位相比
較器、ＬＰＦ、ＶＣＯおよび分周器等からなるフィード
バックループを有するＰＬＬ回路で生成したクロックで
映像信号のディジタル変換およびメモリの書込み等を行
い、リード側は、フィードバックループを有しない簡易
的な回路で生成されたクロックでメモリデータの読出し
を行う。これにより、例えば、ＶＴＲより再生された信
号のように、放送波等に比べて同期の安定度が良くない
映像信号源の場合に同期の不安定さに影響されずにメモ
リデータの読出しが行われ、画面のゆらぎ等のない映像
を表示し、また、リードクロックを簡易的な回路で生成
するとにより回路構成が簡素化される。
【０００６】
【実施例】以下、図面に基づいて本発明によるクロック
生成回路の実施例を詳細に説明する。図１は本発明によ
るクロック生成回路の一実施例の要部ブロック図であ
る。図において、１はＡ／Ｄ変換部で、後述するライト
クロック生成部５よりのクロックを用いて入力映像信号
をサンプリングし、ディジタル信号に変換する。２はメ
モリで、デュアルポートを有し、ライトクロック生成部
５よりのクロックでＡ／Ｄ変換部１よりの映像データの
書込みを行い、後述するリードクロック生成部６よりの
クロックを用いて書込みとは非同期でメモリデータの読
出しを行う。３は表示装置で、ディジタル駆動式のＰＤ
Ｐ等により構成し、メモリ２より読出された映像データ
に基づいて画面に映像を表示する。４は同期分離回路
で、入力映像信号よりＨＤ等を分離する。
生成回路の実施例を詳細に説明する。図１は本発明によ
るクロック生成回路の一実施例の要部ブロック図であ
る。図において、１はＡ／Ｄ変換部で、後述するライト
クロック生成部５よりのクロックを用いて入力映像信号
をサンプリングし、ディジタル信号に変換する。２はメ
モリで、デュアルポートを有し、ライトクロック生成部
５よりのクロックでＡ／Ｄ変換部１よりの映像データの
書込みを行い、後述するリードクロック生成部６よりの
クロックを用いて書込みとは非同期でメモリデータの読
出しを行う。３は表示装置で、ディジタル駆動式のＰＤ
Ｐ等により構成し、メモリ２より読出された映像データ
に基づいて画面に映像を表示する。４は同期分離回路
で、入力映像信号よりＨＤ等を分離する。
【０００７】ライトクロック生成回路５は、位相比較器
11、ＬＰＦ12、ＶＣＯ13および分周器14からなるＰＬＬ
回路で、ＶＣＯ13で発振したクロックを分周器14に入力
し、入力映像信号のＨＤの周波数に分周し、位相比較器
11に帰還し、同期分離回路４よりのＨＤと位相を比較
し、位相差に応じて出力される信号（電圧）をＬＰＦ12
に入力して直流成分を取出し、ＶＣＯ13に印加し、ＨＤ
と位相の一致したクロックを生成する。
11、ＬＰＦ12、ＶＣＯ13および分周器14からなるＰＬＬ
回路で、ＶＣＯ13で発振したクロックを分周器14に入力
し、入力映像信号のＨＤの周波数に分周し、位相比較器
11に帰還し、同期分離回路４よりのＨＤと位相を比較
し、位相差に応じて出力される信号（電圧）をＬＰＦ12
に入力して直流成分を取出し、ＶＣＯ13に印加し、ＨＤ
と位相の一致したクロックを生成する。
【０００８】リードクロック生成回路６は、発振器15、
位相比較器16および可変遅延回路17で構成する。発振器
15は、例えば、水晶振動子を用いた水晶発振器等で構成
し、周波数の安定したクロックを発振する。発振器15よ
りのクロックは位相比較器16に入力し、同期分離回路４
よりＨＤの入力される都度、すなわち各水平走査の都度
ＨＤと位相を比較し、位相差に応じて出力される信号を
可変遅延回路17に印加し、発振器15よりのクロックの位
相がＨＤの位相に一致するように遅延時間を制御する。
可変遅延回路17は複数の遅延素子、例えば、ＣＣＤ（電
荷結合素子）遅延線を用いて構成し、位相比較器16より
の信号に基づいて相応する遅延時間となるように遅延素
子の切換えを行う。
位相比較器16および可変遅延回路17で構成する。発振器
15は、例えば、水晶振動子を用いた水晶発振器等で構成
し、周波数の安定したクロックを発振する。発振器15よ
りのクロックは位相比較器16に入力し、同期分離回路４
よりＨＤの入力される都度、すなわち各水平走査の都度
ＨＤと位相を比較し、位相差に応じて出力される信号を
可変遅延回路17に印加し、発振器15よりのクロックの位
相がＨＤの位相に一致するように遅延時間を制御する。
可変遅延回路17は複数の遅延素子、例えば、ＣＣＤ（電
荷結合素子）遅延線を用いて構成し、位相比較器16より
の信号に基づいて相応する遅延時間となるように遅延素
子の切換えを行う。
【０００９】次に、本発明によるクロック生成回路の動
作を説明する。ライトクロック生成回路５は、同期分離
回路４よりの入力映像信号のＨＤと位相の一致した所要
周波数のクロックを生成し、Ａ／Ｄ変換部１およびメモ
リ２のライト側の処理用クロックとして供給し、リード
クロック生成回路６は、発振器15よりのクロックを、水
平走査の都度入力映像信号のＨＤと位相が一致するよう
に可変遅延回路17で遅延させ、メモリ２のリード側の処
理用クロックとして供給する。ＶＴＲ等よりの映像信号
はＡ／Ｄ変換部１に入力し、ライトクロック生成回路５
よりのクロックでサンプリングし、ディジタルの映像デ
ータに変換し、メモリ２に入力し、ライトクロックによ
り書込みを行い、リードクロック生成回路６よりのクロ
ックによりライト側とは非同期でメモリデータの読出し
を行い、表示装置３に入力し、ディジタル駆動式である
ＰＤＰ等に印加し、映像を表示する。
作を説明する。ライトクロック生成回路５は、同期分離
回路４よりの入力映像信号のＨＤと位相の一致した所要
周波数のクロックを生成し、Ａ／Ｄ変換部１およびメモ
リ２のライト側の処理用クロックとして供給し、リード
クロック生成回路６は、発振器15よりのクロックを、水
平走査の都度入力映像信号のＨＤと位相が一致するよう
に可変遅延回路17で遅延させ、メモリ２のリード側の処
理用クロックとして供給する。ＶＴＲ等よりの映像信号
はＡ／Ｄ変換部１に入力し、ライトクロック生成回路５
よりのクロックでサンプリングし、ディジタルの映像デ
ータに変換し、メモリ２に入力し、ライトクロックによ
り書込みを行い、リードクロック生成回路６よりのクロ
ックによりライト側とは非同期でメモリデータの読出し
を行い、表示装置３に入力し、ディジタル駆動式である
ＰＤＰ等に印加し、映像を表示する。
【００１０】例えば、水平周波数が15.734KHz の標準Ｎ
ＴＳＣ信号を処理するものの場合、ライトクロック生成
回路５で14.318MHz のクロックを生成し、このクロック
で上述のＡ／Ｄ変換部１のサンプリング、およびメモリ
２の書込みを行う。この場合の１Ｈのサンプル数は910
、有効画素数は約720 であり、この有効画素データの
読出しのため、リードクロック生成回路６で13.5MHz の
クロックを生成し、各Ｈに720 個の画素データを読出す
ようにする。
ＴＳＣ信号を処理するものの場合、ライトクロック生成
回路５で14.318MHz のクロックを生成し、このクロック
で上述のＡ／Ｄ変換部１のサンプリング、およびメモリ
２の書込みを行う。この場合の１Ｈのサンプル数は910
、有効画素数は約720 であり、この有効画素データの
読出しのため、リードクロック生成回路６で13.5MHz の
クロックを生成し、各Ｈに720 個の画素データを読出す
ようにする。
【００１１】
【発明の効果】以上に説明したように、本発明によるク
ロック生成回路によれば、映像データのメモリへの書込
みはＰＬＬ回路で生成されたクロックで行うが、メモリ
データの読出しはＰＬＬ回路のようなフィードバックル
ープを有しない簡易的な回路で生成されたクロックで行
うので、リードクロック生成回路を簡単な回路で構成す
ることができ、かつ、例えば、ＶＴＲの再生信号のよう
に、必ずしも同期安定度の良くない映像信号源の場合に
同期の不安定さに影響されずにメモリデータの読出しが
でき、ゆらぎ等の生じない映像を表示することができ
る。
ロック生成回路によれば、映像データのメモリへの書込
みはＰＬＬ回路で生成されたクロックで行うが、メモリ
データの読出しはＰＬＬ回路のようなフィードバックル
ープを有しない簡易的な回路で生成されたクロックで行
うので、リードクロック生成回路を簡単な回路で構成す
ることができ、かつ、例えば、ＶＴＲの再生信号のよう
に、必ずしも同期安定度の良くない映像信号源の場合に
同期の不安定さに影響されずにメモリデータの読出しが
でき、ゆらぎ等の生じない映像を表示することができ
る。
【図１】本発明によるクロック生成回路の一実施例の要
部ブロック図である。
部ブロック図である。
【図２】従来のクロック生成回路の一例の要部ブロック
図である。
図である。
１ Ａ／Ｄ変換部 ２ メモリ ３ 表示装置（ＰＤＰ） ４ 同期分離回路 ５ ライトクロック生成回路（ＰＬＬ） ６ リードクロック生成回路 15 発振器 16 位相比較器 17 可変遅延回路
Claims (5)
- 【請求項１】 ディジタル信号に変換された映像データ
を書込むメモリと、メモリの書込みクロックを生成する
ライトクロック生成回路と、メモリデータの読出しクロ
ックを生成するリードクロック生成回路とからなるディ
ジタル映像信号処理回路において、前記リードクロック
生成回路は、クロックを発振する発振器と、発振器より
の信号と前記映像信号より分離された同期信号との位相
を比較する位相比較器と、位相比較器よりの信号に基づ
いて前記発振器よりのクロックを遅延する可変遅延回路
とから構成し、可変遅延回路よりのクロックで前記メモ
リのデータの読出しを行うようにしたクロック生成回
路。 - 【請求項２】 前記リードクロック生成回路は、入力映
像信号の水平走査期間に少なくとも１水平走査期間の画
素数に対応する数のクロックを生成するものでなる請求
項１記載のクロック生成回路。 - 【請求項３】 前記可変遅延回路は、水平走査の都度映
像信号より分離された水平同期信号の位相と一致するよ
うに前記位相比較器よりの信号に基づいて発振器よりの
クロックを遅延するものでなる請求項１または請求項２
記載のクロック生成回路。 - 【請求項４】 前記可変遅延回路は、複数の遅延素子を
配設し前記位相比較器よりの信号に基づいて相応する遅
延時間となるように遅延素子を切換えるものでなる請求
項３記載のクロック生成回路。 - 【請求項５】 前記発振器は、水晶振動子を用いた水晶
発振器でなる請求項１、請求項２、請求項３または請求
項４記載のクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260501A JPH09107527A (ja) | 1995-10-06 | 1995-10-06 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260501A JPH09107527A (ja) | 1995-10-06 | 1995-10-06 | クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107527A true JPH09107527A (ja) | 1997-04-22 |
Family
ID=17348852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260501A Pending JPH09107527A (ja) | 1995-10-06 | 1995-10-06 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107527A (ja) |
-
1995
- 1995-10-06 JP JP7260501A patent/JPH09107527A/ja active Pending
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