JP3245918B2 - 画像表示装置 - Google Patents
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- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は映像信号の少なくとも一
部をメモリに記憶させた後読み出して表示する画像表示
装置に関するものである。
部をメモリに記憶させた後読み出して表示する画像表示
装置に関するものである。
【０００２】
【従来の技術】図４は従来の単純マトリクス方式液晶表
示装置のブロック図を示す。即ち、ＶＴＲの再生信号の
様な映像信号１はクロマ回路２に供給される。クロマ回
路２は映像信号１より複合同期信号ＣＳと色信号Ｒ，
Ｇ，Ｂを発生し、複合同期信号ＣＳはＰＬＬ回路４に供
給され、色信号Ｒ，Ｇ，ＢはＡ／Ｄ変換回路７に供給さ
れる。同期式タイミング制御回路５は比較信号ＰＨを発
生し、ＰＬＬ回路４に供給する。このＰＬＬ回路４は複
合同期信号ＣＳの水平同期信号と比較信号ＰＨとの位相
比較により同期をとり基準クロックＯＳＣを発生し、こ
の基準クロックＯＳＣを同期式タイミング制御回路５に
供給する。この同期式タイミング制御回路５は基準クロ
ックＯＳＣからサンプリングクロック信号φｓ、読出し
書込み制御信号Ｒ／Ｗ、信号電極駆動回路制御信号Ｓ
１、走査電極駆動回路制御信号Ｓ２を発生し、サンプリ
ングクロック信号φｓはＡ／Ｄ変換回路７に供給され、
読出し書込み制御信号Ｒ／Ｗはメモリ９に供給され、信
号電極駆動回路制御信号Ｓ１は信号電極駆動回路１１に
供給され、走査電極駆動回路制御信号Ｓ２は走査電極駆
動回路１２に供給される。前記Ａ／Ｄ変換回路７はサン
プリングクロック信号φｓに基づいて色信号Ｒ，Ｇ，Ｂ
を図５に示すようにフィールドｆ１，ｆ２，ｆ３………
毎にサンプリングしてデジタルデータ８を発生し、メモ
リ９に供給する。メモリ９は読出し書込み制御信号Ｒ／
Ｗに基づいてデジタルデータ８を書込む。メモリ９に記
憶されたデジタルデータは読出し書込み制御信号Ｒ／Ｗ
に基づいて読出され、信号電極駆動回路１１に供給され
る。信号電極駆動回路１１および走査電極駆動回路１２
はそれぞれ信号電極駆動回路制御信号Ｓ１および走査電
極駆動回路制御信号Ｓ２に基づいて液晶パネル１０を駆
動し、図５に示すようにフィールドｆ１，ｆ２，ｆ３…
……毎の表示信号で画像を表示する。
示装置のブロック図を示す。即ち、ＶＴＲの再生信号の
様な映像信号１はクロマ回路２に供給される。クロマ回
路２は映像信号１より複合同期信号ＣＳと色信号Ｒ，
Ｇ，Ｂを発生し、複合同期信号ＣＳはＰＬＬ回路４に供
給され、色信号Ｒ，Ｇ，ＢはＡ／Ｄ変換回路７に供給さ
れる。同期式タイミング制御回路５は比較信号ＰＨを発
生し、ＰＬＬ回路４に供給する。このＰＬＬ回路４は複
合同期信号ＣＳの水平同期信号と比較信号ＰＨとの位相
比較により同期をとり基準クロックＯＳＣを発生し、こ
の基準クロックＯＳＣを同期式タイミング制御回路５に
供給する。この同期式タイミング制御回路５は基準クロ
ックＯＳＣからサンプリングクロック信号φｓ、読出し
書込み制御信号Ｒ／Ｗ、信号電極駆動回路制御信号Ｓ
１、走査電極駆動回路制御信号Ｓ２を発生し、サンプリ
ングクロック信号φｓはＡ／Ｄ変換回路７に供給され、
読出し書込み制御信号Ｒ／Ｗはメモリ９に供給され、信
号電極駆動回路制御信号Ｓ１は信号電極駆動回路１１に
供給され、走査電極駆動回路制御信号Ｓ２は走査電極駆
動回路１２に供給される。前記Ａ／Ｄ変換回路７はサン
プリングクロック信号φｓに基づいて色信号Ｒ，Ｇ，Ｂ
を図５に示すようにフィールドｆ１，ｆ２，ｆ３………
毎にサンプリングしてデジタルデータ８を発生し、メモ
リ９に供給する。メモリ９は読出し書込み制御信号Ｒ／
Ｗに基づいてデジタルデータ８を書込む。メモリ９に記
憶されたデジタルデータは読出し書込み制御信号Ｒ／Ｗ
に基づいて読出され、信号電極駆動回路１１に供給され
る。信号電極駆動回路１１および走査電極駆動回路１２
はそれぞれ信号電極駆動回路制御信号Ｓ１および走査電
極駆動回路制御信号Ｓ２に基づいて液晶パネル１０を駆
動し、図５に示すようにフィールドｆ１，ｆ２，ｆ３…
……毎の表示信号で画像を表示する。
【０００３】
【発明が解決しようとする課題】従来の単純マトリクス
方式液晶表示装置のコントラストを向上させる為に近年
液晶パネルを走査するフレーム周波数を１２０Ｈｚ，２
４０Ｈｚ等にする方式が開発されている。そして、垂直
帰線期間中も液晶パネルを走査する場合が多い。而し
て、同期式タイミング制御回路５はＰＬＬ回路４によっ
て複合同期信号ＣＳの水平同期信号と同期をとっている
が、ＶＴＲの再生信号等においてはフィールドｆ１，ｆ
２，ｆ３………毎の表示信号は垂直帰線期間中の複合同
期信号ＣＳの外乱により変動が生じることがある。又、
フィールド毎のヘッド切替え時等で１Ｈの期間が変動す
ることもある。液晶パネルの１２０Ｈｚ駆動時の走査電
極選択期間は１／２Ｈであり、走査電極選択期間１／２
Ｈの中で信号電極駆動回路がパルス幅変調によってデー
タにみあった電圧を印加するが、表示信号の１Ｈの変動
に伴い、走査電極選択期間１／２Ｈも変化する為、液晶
にかかる電圧のデューティが変化する為に画面の中で、
輝度が変化する部分が発生するという欠点があった。
方式液晶表示装置のコントラストを向上させる為に近年
液晶パネルを走査するフレーム周波数を１２０Ｈｚ，２
４０Ｈｚ等にする方式が開発されている。そして、垂直
帰線期間中も液晶パネルを走査する場合が多い。而し
て、同期式タイミング制御回路５はＰＬＬ回路４によっ
て複合同期信号ＣＳの水平同期信号と同期をとっている
が、ＶＴＲの再生信号等においてはフィールドｆ１，ｆ
２，ｆ３………毎の表示信号は垂直帰線期間中の複合同
期信号ＣＳの外乱により変動が生じることがある。又、
フィールド毎のヘッド切替え時等で１Ｈの期間が変動す
ることもある。液晶パネルの１２０Ｈｚ駆動時の走査電
極選択期間は１／２Ｈであり、走査電極選択期間１／２
Ｈの中で信号電極駆動回路がパルス幅変調によってデー
タにみあった電圧を印加するが、表示信号の１Ｈの変動
に伴い、走査電極選択期間１／２Ｈも変化する為、液晶
にかかる電圧のデューティが変化する為に画面の中で、
輝度が変化する部分が発生するという欠点があった。
【０００４】本発明は上記の実情に鑑みてなされたもの
で、映像信号の水平同期信号が変動しても、駆動電圧の
デューティの変化をなくして画質の劣化を防止し得る画
像表示装置を提供することを目的とする。
で、映像信号の水平同期信号が変動しても、駆動電圧の
デューティの変化をなくして画質の劣化を防止し得る画
像表示装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するために、映像信号の水平同期信号に同期した同期式
タイミング制御回路により、メモリへの映像信号の書込
みタイミングを制御し、映像信号の水平同期信号には同
期しない非同期式タイミング制御回路により、メモリか
らの映像信号の読出しタイミングを制御するものであ
る。
するために、映像信号の水平同期信号に同期した同期式
タイミング制御回路により、メモリへの映像信号の書込
みタイミングを制御し、映像信号の水平同期信号には同
期しない非同期式タイミング制御回路により、メモリか
らの映像信号の読出しタイミングを制御するものであ
る。
【０００６】
【作用】上記手段により、映像信号の水平同期信号には
同期しない非同期式タイミング制御回路により、メモリ
からの映像信号の読出しタイミングを制御することによ
り、映像信号の水平同期信号が変動しても、駆動電圧の
デューティの変化をなくして画質の劣化を防止すること
ができる。
同期しない非同期式タイミング制御回路により、メモリ
からの映像信号の読出しタイミングを制御することによ
り、映像信号の水平同期信号が変動しても、駆動電圧の
デューティの変化をなくして画質の劣化を防止すること
ができる。
【０００７】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【０００８】図１は本発明の一実施例に係る単純マトリ
クス方式液晶表示装置のブロック図を示す。即ち、ＶＴ
Ｒの再生信号等の映像信号２１はクロマ回路２２に供給
される。クロマ回路２２は映像信号２１より複合同期信
号ＣＳと色信号Ｒ，Ｇ，Ｂを発生し、複合同期信号ＣＳ
はＰＬＬ回路２４に供給され、色信号Ｒ，Ｇ，ＢはＡ／
Ｄ変換回路２７に供給される。同期式タイミング制御回
路２５は例えば１Ｈ（水平走査期間）周期、デュテイ５
０％のクロックパルスよりなる基準信号である比較信号
ＰＨを発生し、ＰＬＬ回路２４に供給する。このＰＬＬ
回路２４は図３に示すように構成される。即ち、位相比
較用アナログスイッチ４１には同期式タイミング制御回
路２５より基準信号である比較信号ＰＨが入力されると
共にクロマ回路２２より複合同期信号ＣＳが入力端子４
２，インバータ４３を介してコントロール信号として入
力される。前記アナログスイッチ４１は端子４２からイ
ンバータ４３を介して入力された複合同期信号ＣＳの水
平同期信号に従って開閉され、クロックパルスＰＤをロ
ーパスフィルタ４４に出力する。このローパスフィルタ
４４はアナログスイッチ４１から入力されたクロックパ
ルスＰＤを積分し電圧制御発振器（ＶＣＯ）４５に出力
する。この電圧制御発振器４５ではローパスフィルタ４
４から入力された出力電圧レベルによって決定された数
ＭＨz の発振周波数ｆVCO の基準クロックＯＳＣを発生
し、出力端子４６より同期式タイミング制御回路２５に
出力する。即ち、ＰＬＬ回路２４は、位相比較用アナロ
グスイッチ４１，ローパスフィルタ４４、及び電圧制御
発振器（ＶＣＯ）４５より構成される負帰還回路で、基
準信号である比較信号ＰＨとコントロール信号である複
合同期信号ＣＳの水平同期信号とが位相比較により同期
するよう電圧制御発振器４５の制御電圧が自動的にコン
トロールされる。前記同期式タイミング制御回路２５は
基準クロックＯＳＣからサンプリングクロック信号φ
ｓ、書込み制御信号Ｗ、垂直同期信号ＶＳを発生し、サ
ンプリングクロック信号φｓはＡ／Ｄ変換回路２７に供
給し、書込み制御信号Ｗはメモリ２９に供給し、垂直同
期信号ＶＳは非同期式タイミング制御回路２３に供給す
る。前記Ａ／Ｄ変換回路２７はサンプリングクロック信
号φｓに基づいて色信号Ｒ，Ｇ，Ｂを図２に示すように
フィールドｆ１，ｆ２，ｆ３………毎にサンプリングし
てデジタルデータ２８を発生し、メモリ２９に供給す
る。メモリ２９は書込み制御信号Ｗに基づいてデジタル
データ２８を図２に示すようなタイミングで書込む。非
同期式タイミング制御回路２３は水晶発振器２６によっ
て一定の周期で自走しており、同期式タイミング制御回
路２５から供給された垂直同期信号ＶＳによってのみフ
ィールドｆ１，ｆ２，ｆ３………毎の同期をとり、読出
し制御信号Ｒ、信号電極駆動回路制御信号Ｓ１１、走査
電極駆動回路制御信号Ｓ１２を発生し、読出し制御信号
Ｒはメモリ２９に供給し、信号電極駆動回路制御信号Ｓ
１１は信号電極駆動回路３１に供給し、走査電極駆動回
路制御信号Ｓ１２は走査電極駆動回路３２に供給する。
メモリ２９に記憶されたデジタルデータは読出し制御信
号Ｒに基づいて図２に示すようなタイミングで読出さ
れ、信号電極駆動回路３１に供給される。信号電極駆動
回路３１および走査電極駆動回路３２はそれぞれ信号電
極駆動回路制御信号Ｓ１１および走査電極駆動回路制御
信号Ｓ１２に基づいて液晶パネル３０を駆動し、図５に
示すようにフィールドｆ１，ｆ２，ｆ３………毎の表示
信号で画像を表示する。従って、メモリに記憶された１
フィールド分の映像信号を、１フィールド期間中に２回
読出すことになる。
クス方式液晶表示装置のブロック図を示す。即ち、ＶＴ
Ｒの再生信号等の映像信号２１はクロマ回路２２に供給
される。クロマ回路２２は映像信号２１より複合同期信
号ＣＳと色信号Ｒ，Ｇ，Ｂを発生し、複合同期信号ＣＳ
はＰＬＬ回路２４に供給され、色信号Ｒ，Ｇ，ＢはＡ／
Ｄ変換回路２７に供給される。同期式タイミング制御回
路２５は例えば１Ｈ（水平走査期間）周期、デュテイ５
０％のクロックパルスよりなる基準信号である比較信号
ＰＨを発生し、ＰＬＬ回路２４に供給する。このＰＬＬ
回路２４は図３に示すように構成される。即ち、位相比
較用アナログスイッチ４１には同期式タイミング制御回
路２５より基準信号である比較信号ＰＨが入力されると
共にクロマ回路２２より複合同期信号ＣＳが入力端子４
２，インバータ４３を介してコントロール信号として入
力される。前記アナログスイッチ４１は端子４２からイ
ンバータ４３を介して入力された複合同期信号ＣＳの水
平同期信号に従って開閉され、クロックパルスＰＤをロ
ーパスフィルタ４４に出力する。このローパスフィルタ
４４はアナログスイッチ４１から入力されたクロックパ
ルスＰＤを積分し電圧制御発振器（ＶＣＯ）４５に出力
する。この電圧制御発振器４５ではローパスフィルタ４
４から入力された出力電圧レベルによって決定された数
ＭＨz の発振周波数ｆVCO の基準クロックＯＳＣを発生
し、出力端子４６より同期式タイミング制御回路２５に
出力する。即ち、ＰＬＬ回路２４は、位相比較用アナロ
グスイッチ４１，ローパスフィルタ４４、及び電圧制御
発振器（ＶＣＯ）４５より構成される負帰還回路で、基
準信号である比較信号ＰＨとコントロール信号である複
合同期信号ＣＳの水平同期信号とが位相比較により同期
するよう電圧制御発振器４５の制御電圧が自動的にコン
トロールされる。前記同期式タイミング制御回路２５は
基準クロックＯＳＣからサンプリングクロック信号φ
ｓ、書込み制御信号Ｗ、垂直同期信号ＶＳを発生し、サ
ンプリングクロック信号φｓはＡ／Ｄ変換回路２７に供
給し、書込み制御信号Ｗはメモリ２９に供給し、垂直同
期信号ＶＳは非同期式タイミング制御回路２３に供給す
る。前記Ａ／Ｄ変換回路２７はサンプリングクロック信
号φｓに基づいて色信号Ｒ，Ｇ，Ｂを図２に示すように
フィールドｆ１，ｆ２，ｆ３………毎にサンプリングし
てデジタルデータ２８を発生し、メモリ２９に供給す
る。メモリ２９は書込み制御信号Ｗに基づいてデジタル
データ２８を図２に示すようなタイミングで書込む。非
同期式タイミング制御回路２３は水晶発振器２６によっ
て一定の周期で自走しており、同期式タイミング制御回
路２５から供給された垂直同期信号ＶＳによってのみフ
ィールドｆ１，ｆ２，ｆ３………毎の同期をとり、読出
し制御信号Ｒ、信号電極駆動回路制御信号Ｓ１１、走査
電極駆動回路制御信号Ｓ１２を発生し、読出し制御信号
Ｒはメモリ２９に供給し、信号電極駆動回路制御信号Ｓ
１１は信号電極駆動回路３１に供給し、走査電極駆動回
路制御信号Ｓ１２は走査電極駆動回路３２に供給する。
メモリ２９に記憶されたデジタルデータは読出し制御信
号Ｒに基づいて図２に示すようなタイミングで読出さ
れ、信号電極駆動回路３１に供給される。信号電極駆動
回路３１および走査電極駆動回路３２はそれぞれ信号電
極駆動回路制御信号Ｓ１１および走査電極駆動回路制御
信号Ｓ１２に基づいて液晶パネル３０を駆動し、図５に
示すようにフィールドｆ１，ｆ２，ｆ３………毎の表示
信号で画像を表示する。従って、メモリに記憶された１
フィールド分の映像信号を、１フィールド期間中に２回
読出すことになる。
【０００９】なお、同期式タイミング制御回路によりメ
モリにデータを書込む際、書込みアドレスを操作するこ
とによって走査線を間引くことができる。従って、クロ
マ回路を変更することによって例えばＰＡＬ方式等の他
の方式にも応用することができる。
モリにデータを書込む際、書込みアドレスを操作するこ
とによって走査線を間引くことができる。従って、クロ
マ回路を変更することによって例えばＰＡＬ方式等の他
の方式にも応用することができる。
【００１０】
【発明の効果】以上述べたように本発明によれば、映像
信号の水平同期信号には同期しない非同期式タイミング
制御回路により、メモリからの映像信号の読出しタイミ
ングを制御することにより、映像信号の水平同期信号が
変動しても、駆動電圧のデューティの変化をなくして画
質の劣化を防止することができる。
信号の水平同期信号には同期しない非同期式タイミング
制御回路により、メモリからの映像信号の読出しタイミ
ングを制御することにより、映像信号の水平同期信号が
変動しても、駆動電圧のデューティの変化をなくして画
質の劣化を防止することができる。
【図１】本発明の一実施例を示す構成説明図である。
【図２】図１の各部の動作タイミングの一例を示すタイ
ミングチャートである。
ミングチャートである。
【図３】図１のＰＬＬ回路の一例を示す回路図である。
【図４】従来の画像表示装置を示す構成説明図である。
【図５】図４の各部の動作タイミングを示すタイミング
チャートである。
チャートである。
２１…映像信号、２２…クロマ回路、２３…非同期式タ
イミング制御回路、２４…ＰＬＬ回路、２５…同期式タ
イミング制御回路、２６…水晶発振器、２７…Ａ／Ｄ変
換回路、２８…デジタルデータ、２９…メモリ、３０…
液晶パネル、３１…信号電極駆動回路、３２…走査電極
駆動回路。
イミング制御回路、２４…ＰＬＬ回路、２５…同期式タ
イミング制御回路、２６…水晶発振器、２７…Ａ／Ｄ変
換回路、２８…デジタルデータ、２９…メモリ、３０…
液晶パネル、３１…信号電極駆動回路、３２…走査電極
駆動回路。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 G09G 3/00 - 3/38 H04N 5/14 - 5/217 H04N 5/66 - 5/74 H04N 5/91 - 5/95 H04N 9/44 - 9/89
Claims (1)
- 【請求項１】 メモリを備え、映像信号の少なくとも一
部を上記メモリに記憶させた後読み出して表示するとと
もに、映像信号の垂直帰線期間中にも表示を行なう画像
表示装置において、 映像信号の水平同期信号に同期し、上記メモリへの映像
信号の書込みタイミングを制御する同期式タイミング制
御回路と、 映像信号の水平同期信号には同期せず、上記メモリから
の映像信号の読出しタイミングを制御する非同期式タイ
ミング制御回路とを具備し、上記メモリに記憶された１
フィールド分の映像信号を、１フィールド期間中に複数
回読出すことを特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00715192A JP3245918B2 (ja) | 1992-01-20 | 1992-01-20 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00715192A JP3245918B2 (ja) | 1992-01-20 | 1992-01-20 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05197356A JPH05197356A (ja) | 1993-08-06 |
| JP3245918B2 true JP3245918B2 (ja) | 2002-01-15 |
Family
ID=11658072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00715192A Expired - Fee Related JP3245918B2 (ja) | 1992-01-20 | 1992-01-20 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3245918B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI682256B (zh) | 2017-10-05 | 2020-01-11 | 日商發那科股份有限公司 | 程式產生裝置及程式產生方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990070226A (ko) * | 1998-02-18 | 1999-09-15 | 윤종용 | 표시 장치용 화상 신호 처리 장치 및 이를 이용한 표시 장치 |
| JP3844947B2 (ja) * | 2000-06-29 | 2006-11-15 | 株式会社東芝 | 液晶駆動用半導体装置および液晶表示装置 |
| US8896590B2 (en) * | 2006-09-05 | 2014-11-25 | Sharp Kabushiki Kaisha | Display controller, display device, and control method for controlling display system and display device |
-
1992
- 1992-01-20 JP JP00715192A patent/JP3245918B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI682256B (zh) | 2017-10-05 | 2020-01-11 | 日商發那科股份有限公司 | 程式產生裝置及程式產生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05197356A (ja) | 1993-08-06 |
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Legal Events
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