JPH09307840A - 映像表示システム - Google Patents

Abstract

(57)【要約】 【課題】 倍速変換機能を備えた映像表示システムの規
模を縮小化すると共にシステムクロックの一元化を図
る。 【解決手段】 映像表示システムはメモリ３、ＡＤＣ
４、ＤＡＣ５等からなる倍速変換器を備えており、第１
種のタイミング信号ＷＲＥＳ，ＲＲＥＳ，ＷＣＫ，ＲＣ
Ｋ等に応じて動作しインタレースモードの入力映像信号
を倍速処理してノンインタレースモードの倍速映像信号
に変換する。ＬＣＤ６はフルライン構成であり、第２種
のタイミング信号ＨＣＫ，ＨＳＴ，ＶＣＫ，ＶＳＴ等に
応じて動作し倍速映像信号を受け入れてノンインタレー
スモードの映像を表示する。タイミングジェネレータ９
は第１種及び第２種のタイミング信号を内部的に生成し
夫々倍速変換器のメモリ３やＬＣＤ６に分配してその動
作を制御する。ＰＬＬ８は入力映像信号から分離した水
平同期信号に同期して発振動作しマスタークロックＣＬ
ＯＣＫを生成する。タイミングジェネレータ９はこのマ
スタークロックＣＬＯＣＫに基づいて互いに同期化した
第１種及び第２種のタイミング信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクティブマトリク
ス型の液晶表示パネル等をディスプレイに用いた映像表
示システムに関する。より詳しくは、フルライン構成の
液晶表示パネルをノンインタレース駆動する際必要にな
る映像信号の倍速変換技術に関する。

【０００２】

【従来の技術】アクティブマトリクス型の液晶表示パネ
ルは動画表示が可能であり、テレビ受像機等の映像表示
システムに組み込まれる。ところで、日本国内のテレビ
放送規格であるＮＴＳＣ方式では、偶奇２フィールドで
１画面（１フレーム）が構成され所謂インタレース駆動
が行なわれている。１フレームの走査線数は５２５本で
あり、フレーム周波数は３０Hzである。しかし、現在商
品化されている小型液晶テレビ受像機の大部分は、液晶
表示パネルの水平走査線数が２２０〜２４０本である。
これはＮＴＳＣ方式の有効走査線数の約半分に当たりハ
ーフライン構成となっている。従って、従来の液晶テレ
ビ受像機では１フィールドの映像信号のみで１画面を構
成するハーフライン駆動を行なっている。画質的には垂
直解像度が低下するが、ノンインタレース走査を行なえ
ば、同一走査線数の場合インタレース走査よりも３０％
前後解像度が向上する。この事を考慮するとハーフライ
ン駆動による垂直解像度の低下は３５％程度と推定され
る。３〜４インチ程度の小画面ではこの解像度の低下が
画質に与える影響は小さいが、例えば４０インチ以上の
大画面表示を行なう投射型の液晶テレビ受像機において
はフルライン駆動が強く望まれており、現在盛んに研究
開発が進められている。

【０００３】近年開発が進められているフルライン構成
のアクティブマトリクス型液晶表示パネルでは、垂直方
向の画素数が例えば４８０個近くあり、映像信号に含ま
れるフレーム情報を十分に表示する事ができる。なお、
フルカラーの液晶表示パネルでは色解像度を改善する為
一般にデルタ配列の画素を採用している。デルタ配列を
有するフルライン構成の液晶表示パネルに対して、ＣＲ
Ｔ受像管と同様にインタレース駆動を行なおうとする
と、映像信号の処理が複雑となり実際には困難である。
そこで、デルタ配列のフルライン液晶表示パネルではノ
ンインタレース駆動が適しており元のインタレース信号
からノンインタレース信号を作成する所謂倍速変換が行
なわれる。倍速変換器を備えた映像表示システムは例え
ば特開平７−２６１７１８号公報に開示されており、こ
れを図５に示す。図示する様に、この映像表示システム
は大別すると倍速変換部と表示部とに分かれている。倍
速変換部は映像信号から分離した水平同期信号に基づい
て動作する位相固定型発振器（ＰＬＬ）１とＰＬＬ１か
らのクロックに基づきタイミング信号を生成する倍速コ
ントローラ２と、メモリ３と、アナログ／デジタルコン
バータ（ＡＤＣ）４と、デジタル／アナログコンバータ
（ＤＡＣ）５とを含んでいる。一方、表示部はアクティ
ブマトリクス型液晶表示パネル（ＬＣＤ）６と、ドライ
バ７と、ＰＬＬ８と、タイミングジェネレータ９とを含
んでいる。倍速変換部からは入力映像信号を倍速処理し
た倍速映像信号と、倍速コントローラ２で生成された倍
速水平同期信号が表示部側に出力される。表示部側のＰ
ＬＬ８は倍速水平同期信号に基づいてクロックを生成す
る。タイミングジェネレータ９はこのクロックに基づい
てタイミング信号をドライバ７やＬＣＤ６に供給する。

【０００４】上述した映像表示システムの動作を簡潔に
説明する。ＲＧＢの三原色に分かれて入力された映像信
号はＡＤＣ４によりデジタル化された後、メモリ３に一
旦格納される。メモリ３は倍速コントローラ２から供給
されるタイミング信号に応じてデジタルデータの書き込
み／読み出しが制御されており、ここでインタレース信
号からノンインタレース信号への倍速変換が行なわれ
る。一般には入力映像信号から補間映像信号を作成し、
両者を合成して倍速映像信号としている。補間映像信号
の作成方法としては、ラインメモリを用いてフィールド
内で補間する方法、フィールドメモリを用いてフィール
ド外補間する方法、画像の動きに応じて両者を使い分け
る方法等があるが、何れにしても入力映像信号を一旦デ
ジタル化し、メモリ３を用いたデジタル信号処理を行な
う必要がある。倍速映像信号はＤＡＣ５を介して後段の
ドライバ７に供給される。このドライバ７は例えばγ補
正やブライトネス補正を行なうものである。さらに、タ
イミングジェネレータ９から供給されるタイミング信号
に応じて倍速映像信号を交流化すると共に増幅も行な
う。この様にしてアナログ処理された倍速映像信号はＬ
ＣＤ６に入力されノンインタレース駆動が行なわれる。
前述した様に、ＬＣＤ６は例えばデルタ配列の画素を有
し且つフルライン構成のアクティブマトリクス型であ
る。ＡＤＣ４、メモリ３、ＤＡＣ５は倍速コントローラ
２から出力される第１種のタイミング信号に応じて動作
する。一方、ドライバ７やＬＣＤ６はタイミングジェネ
レータ９から供給される第２種のタイミング信号に応じ
て動作する。倍速コントローラ２はＰＬＬ１から供給さ
れたクロック（例えば２８．６MHz ）に基づき前述した
第１種のタイミング信号を生成する一方、タイミングジ
ェネレータ９は別のＰＬＬ８から供給されるクロックに
従って前述した第２種のタイミング信号を生成する。

【０００５】

【発明が解決しようとする課題】図５に示す従来例で
は、倍速変換部がサブシステムを構成しており、ＰＬＬ
１から出力されるクロックに基づいて動作している。こ
のサブシステムは本来表示部側から独立したものであ
り、そのシステムクロックの周波数は適宜設定可能であ
る。図示の例では色副搬送波の周波数３．５８MHz の８
倍に相当する２８．６MHz をシステムクロック周波数と
している。一方、表示部側のクロック周波数はＬＣＤ６
に含まれる有効画素数から一義的に決定される。この
為、従来の映像表示システムでは倍速変換部と表示部と
で別々のクロックを用いている。この様に、倍速変換部
と表示部とをシステム的に分離しており、倍速変換部の
汎用性を維持する上で有効である。しかしながら、映像
表示システム全体として見ると二重のシステムクロック
を用いているので冗長性がある事になる。２種類のシス
テムクロックを使う為、２個のＰＬＬ１，８が必要とな
り、部品点数の増大を招く。又、ＰＬＬ１，８の相互干
渉によりノイズが発生する。さらに倍速変換部側と表示
部側とで同期を取る為、ＰＬＬ１とＰＬＬ８を２段接続
すると、前段側で発生したジッタが後段側で増幅される
為、システム全体としてジッタの発生が増大する。

【０００６】

【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる映像表示システムは基本的に、倍速変換器と表示パ
ネルとタイミングジェネレータとを含んでいる。前記倍
速変換器は第１種のタイミング信号に応じて動作しイン
タレースモードの入力映像信号を倍速処理してノンイン
タレースモードの倍速映像信号に変換する。前記表示パ
ネルは第２種のタイミング信号に応じて動作し該倍速映
像信号を受け入れてノンインタレースモードの映像を表
示する。前記タイミングジェネレータは該第１種及び第
２種のタイミング信号を内部的に生成し夫々前記倍速変
換器及び表示パネルに分配してその動作を制御する。即
ち、このタイミングジェネレータは単一であって且つ倍
速変換器及び表示パネルに対して共通に設けられてい
る。好ましくは、本映像表示システムは単一の発振器を
含んでおり、入力映像信号から分離した水平同期信号に
同期して発振動作しマスタークロックを生成する。前記
タイミングジェネレータはこのマスタークロックに基づ
いて互いに同期化した第１種及び第２種のタイミング信
号を生成する。又、前記表示パネルは例えばアクティブ
マトリクス液晶表示パネルであり、マトリクス状にフル
ライン構成で配列した液晶画素と、順次開閉して各画素
に倍速映像信号を書き込むスイッチング素子と、該第２
種のタイミング信号に応じて動作し該スイッチング素子
の開閉を制御する周辺走査回路とを一体的に内蔵してい
る。

【０００７】本発明によれば、インタレースモードの入
力映像信号をノンインタレースモードの倍速映像信号へ
変換する信号処理の制御を本来ＬＣＤ用に用いるタイミ
ングジェネレータで行なっている。即ち、タイミングジ
ェネレータは表示パネルに対する制御機能に加え倍速変
換器に対する制御機能も内蔵している。さらに、単一且
つ共通のタイミングジェネレータを設ける事でマスター
クロックを統合し、システムクロック系統を一元化して
いる。以上の構成により、映像表示システムの規模を簡
略化し且つ縮小化する事が可能になる。

【０００８】

【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は本発明にかかる映
像表示システムの全体的な構成を示すブロック図であ
る。理解を容易にする為、図５に示した従来の映像表示
システムと対応する部分には対応する参照番号を付して
ある。本映像表示システムはメモリ３とＡＤＣ４とＤＡ
Ｃ５とＬＣＤ６とドライバ７とＰＬＬ８とタイミングジ
ェネレータ９とで構成されている。メモリ３とＡＤＣ４
とＤＡＣ５は一体となって倍速変換器を構成する。この
倍速変換器は第１種のタイミング信号に応じて動作しイ
ンタレースモードの入力映像信号を倍速処理してノンイ
ンタレースモードの倍速映像信号に変換する。ＬＣＤ６
はフルライン構成であり、第２種のタイミング信号に応
じて動作しドライバ７を介して倍速映像信号を受け入れ
てノンインタレースモードの映像を表示する。単一のタ
イミングジェネレータ９は倍速変換器及びＬＣＤ６に対
して共通に設けられている。このタイミングジェネレー
タ９は第１種及び第２種のタイミング信号を内部的に生
成し夫々倍速変換器及びＬＣＤ６に分配してその動作を
制御する。第１種のタイミング信号にはメモリ３に供給
される書き込みリセットパルスＷＲＥＳ、読み出しリセ
ットパルスＲＲＥＳ、書き込みクロックＷＣＫ、読み出
しクロックＲＣＫ等が含まれる。一方、第２種のタイミ
ング信号には、ＬＣＤ６に供給される水平スタートパル
スＨＳＴ、垂直スタートパルスＶＳＴ、水平クロックＨ
ＣＫ、垂直クロックＶＣＫ等が含まれる。なお、ＡＤＣ
４、ＤＡＣ５、ドライバ７等にもタイミングジェネレー
タ９から夫々タイミング信号が供給される。本映像表示
システムはさらに単一のＰＬＬ８を含んでおり、入力映
像信号から予め分離した水平同期信号に同期して発振動
作しマスタークロックＣＬＯＣＫを生成する。タイミン
グジェネレータ９はこのマスタークロックＣＬＯＣＫに
基づいて互いに同期化した第１種及び第２種のタイミン
グ信号を生成する。なお、ＬＣＤ６はアクティブマトリ
クス液晶表示パネルであり、マトリクス状にフルライン
構成で配列した液晶画素と、順次開閉して各画素に倍速
映像信号を書き込むスイッチング素子と、第２種のタイ
ミング信号ＨＣＫ，ＨＳＴ，ＶＣＫ，ＶＳＴに応じて動
作しスイッチング素子の開閉を制御する周辺走査回路と
を一体的に内蔵している。なお、本発明は液晶を電気光
学物質として用いた液晶表示パネルに限られるものでは
なく、他の電気光学物質を利用した表示パネルに適用可
能なものである。

【０００９】図１に示した構成と図５に示した構成を比
較すれば明らかな様に本発明にかかる映像表示システム
は倍速変換器の制御をタイミングジェネレータ９で行な
っており、従来の倍速コントローラ２を削除している。
これに伴ない、従来倍速変換部側のＰＬＬ１も削除され
ている。水平同期信号は直接ＰＬＬ８に入力され、単一
のマスタークロックＣＬＯＣＫが生成される。タイミン
グジェネレータ９はこのマスタークロックＣＬＯＣＫに
より動作し、倍速変換用のタイミング信号についてもマ
スタークロックＣＬＯＣＫに基づき生成される。以上の
様に倍速変換器の制御をＬＣＤ用のタイミングジェネレ
ータで行なう事により、映像表示システムの規模を簡略
化し且つ縮小化できる。又、システムクロック周波数を
一元化する事により干渉によるノイズを抑制できる。さ
らに、ＰＬＬを１段構成とする事により、ジッタの増大
を抑制できる。

【００１０】図２は、図１に示したＰＬＬ（位相固定型
発振器）８の具体的な構成を示すブロック図である。Ｐ
ＬＬ８は電圧制御発振器（ＶＣＯ）８３と１／Ｎ分周器
９１と位相比較器８５と低域濾波器（ＬＰＦ）８６とか
らなる位相固定閉ループで構成されている。なお、１／
Ｎ分周器９１のみはタイミングジェネレータ９を構成す
るＩＣ側に組み込まれている。ＶＣＯ８３で生成された
マスタークロックＣＬＯＣＫを分周器９１で１／Ｎに分
周する。位相比較器８５は分周器９１の出力と水平同期
信号（ＨＳＹＮＣ）の位相比較を行なう。この水平同期
信号は入力映像信号から予め分離抽出されたものであ
る。位相比較器８５の出力結果はＬＰＦ８６を介してエ
ラー信号となりＶＣＯ８３にフィードバックをかけその
発振周波数を調整する。この結果、水平同期信号ＨＳＹ
ＮＣに位相固定されたマスタークロックＣＬＯＣＫが生
成される。なお、タイミングジェネレータ９は１／Ｎ分
周器に接続されたカウンタ９２等を含んでおり、前述し
た各種のタイミング信号を形成し、倍速変換器側やＬＣ
Ｄ側に供給する。

【００１１】図３は、図１に示したＬＣＤ６の具体的な
構成を示す回路図である。図示する様に、ＬＣＤの画面
内には信号線Ｙと走査線Ｘが交差配列している。信号線
Ｙと走査線Ｘの各交差部に画素６１がマトリクス状に配
置している。個々の画素６１は微細な液晶セルＬＣとス
イッチング素子との結合からなる。本例ではスイッチン
グ素子は薄膜トランジスタＴｒからなり、そのゲート電
極は対応する走査線Ｘに接続し、ソース電極は対応する
信号線Ｙに接続し、ドレイン電極は対応する液晶セルＬ
Ｃの一方の端子を構成する画素電極に接続している。な
お、液晶セルＬＣの他方の端子を構成する対向電極６２
が設けられている。又、液晶セルＬＣと並列に保持容量
Ｃｓも接続されている。走査線Ｘの一端には垂直走査回
路６３が接続しており、タイミングジェネレータから供
給される垂直スタートパルスＶＳＴや垂直クロックＶＣ
Ｋに応じて順次ゲートパルスを一水平期間毎に出力す
る。ゲートパルスに応答して薄膜トランジスタＴｒが導
通し、各画素の行を順次選択する。各信号線Ｙの上端部
にはアナログのスイッチグ素子６６を介してビデオライ
ン６４が接続している。ビデオライン６４は３本に分か
れておりドライバ７からＲＧＢに分かれた倍速映像信号
ＶＲ，ＶＧ，ＶＢの供給を受ける。これらの倍速映像信
号ＶＲ，ＶＧ，ＶＢはＲＧＢ３画素同時駆動を行なう為
予め相互に画素配列ピッチに応じた位相調整が施されて
いる。３個単位のアナログスイッチング素子６６は一組
となって水平スイッチを構成し、水平走査回路６５から
順次出力されるサンプリングパルスによって開閉制御さ
れ、倍速映像信号ＶＲ，ＶＧ，ＶＢを同時サンプリング
し、上述した順次選択に同期して画素列に倍速映像信号
を書き込む。水平走査回路６５はタイミングジェネレー
タ９から供給される水平スタートパルスＨＳＴ及び水平
クロックＨＣＫに応じて順次サンプリングパルスを出力
する。

【００１２】最後に図４を参照して、図１に示した映像
表示システムの動作を詳細に説明する。図４はタイミン
グジェネレータ９から出力される各種のタイミング信号
を示す波形図である。なお、タイミングジェネレータ９
により生成される各タイミング信号は倍速変換用のメモ
リ及びＬＣＤの仕様により異なるが、図４は主要なタイ
ミング信号の波形を一例として示したものである。図４
の（Ａ）はタイミングジェネレータから供給される書き
込み用リセットパルスＷＲＥＳ、読み出し用リセットパ
ルスＲＲＥＳ、水平スタートパルスＨＳＴの相対的なタ
イミング関係を表わしている。ＷＲＥＳは元の入力映像
信号の一水平期間（１Ｈ）毎に出力される。これに応じ
て、倍速変換器に含まれるメモリ３は入力映像信号の１
ライン分のドットデータを逐次書き込む。一方ＲＲＥＳ
はＨ／２毎にタイミングジェネレータ９から出力され
る。これに応じて、メモリ３は１Ｈ内に１ライン分のド
ットデータを２回繰り返えして読み出す事になり、所謂
倍速変換が行なわれる。一方、タイミングジェネレータ
９はＨ／２毎にＨＳＴをＬＣＤ６側に出力する。この結
果、倍速映像信号はＨ／２毎にＬＣＤの１ラインに書き
込まれる事になる。

【００１３】（Ｂ）は、（Ａ）に示した各タイミング信
号を拡大して示したものである。なお、ＷＲＥＳ，ＲＲ
ＥＳ，ＨＳＴに加え、マスタークロックＣＬＯＣＫ、読
み出しクロックＲＣＫ、書き込みクロックＷＣＫ、水平
クロックＨＣＫも合わせて示してある。倍速変換器のメ
モリ３はＲＣＫの１周期毎に１個のドットデータを読み
出す。又、書き込みクロックＷＣＫの１周期毎に１個の
ドットデータを書き込む。図示の様に、ＲＣＫはＷＣＫ
に比べ丁度２倍早くなっている。本例では、ＲＣＫが１
番速い為マスタークロックＣＬＯＣＫをそのままＲＣＫ
に用いている。ＲＲＥＳはＲＣＫの１周期分に相当する
パルスである。ＷＲＥＳはＷＣＫの１周期分に相当する
パルスである。一方、ＬＣＤ６側の水平走査回路はＨＣ
Ｋの半周期毎にＨＳＴを転送して前述したサンプリング
パルスを生成している。１個のサンプリングパルスで３
画素分のドットデータを同時に画素に書き込んでいる。
この為、ＲＣＫ３周期分をＨＣＫの半周期分としてい
る。（Ｂ）に示した全てのクロック及びパルスは単一の
マスタークロックＣＬＯＣＫにより生成され、倍速変換
器とＬＣＤは完全に同期する事が可能になる。

【００１４】

【発明の効果】以上説明した様に、本発明によれば、倍
速変換器及び表示パネルに対して共通に設けた単一のタ
イミングジェネレータが全てのタイミング信号を内部的
に生成し、夫々倍速変換器及び表示パネルに分配してそ
の動作を制御している。さらに、入力映像信号から予め
分離した水平同期信号に同期して発振動作しマスターク
ロックを生成する単一の発振器を含んでいる。タイミン
グジェネレータはこのマスタークロックに基づいて互い
に同期化した全てのタイミング信号を生成する。この様
に、倍速変換器の制御と表示パネルの制御を単一のタイ
ミングジェネレータで行なう事により、映像表示システ
ムの規模を簡略化し且つ縮小化する事ができる。又、シ
ステムクロック周波数を一元化する事により、干渉によ
るノイズを抑制できる。さらに、従来と異なりマスター
クロック生成用の発振器を１段構成とする事により、ジ
ッタの増大を抑制できる。

【図面の簡単な説明】

【図１】本発明にかかる映像表示システムの全体構成を
示すブロック図である。

【図２】図１に示した映像表示システムに含まれるＰＬ
Ｌの具体的な構成を示すブロック図である。

【図３】図１に示した映像表示システムに含まれるＬＣ
Ｄの具体的な構成を示す回路図である。

【図４】図１に示した映像表示システムの動作説明に供
するタイミングチャートである。

【図５】従来の映像表示システムの一例を示すブロック
図である。

【符号の説明】

１…ＰＬＬ、２…倍速コントローラ、３…メモリ、４…
ＡＤＣ、５…ＤＡＣ、６…ＬＣＤ、７…ドライバ、８…
ＰＬＬ、９…タイミングジェネレータ、６１…画素、６
３…垂直走査回路、６５…水平走査回路、６６…スイッ
チング素子、８３…ＶＣＯ、８５…位相比較器、８６…
ＬＰＦ、９１…１／Ｎ分周器、９２…カウンタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１種のタイミング信号に応じて動作し
   インタレースモードの入力映像信号を倍速処理してノン
   インタレースモードの倍速映像信号に変換する倍速変換
   器と、 第２種のタイミング信号に応じて動作し該倍速映像信号
   を受け入れてノンインタレースモードの映像を表示する
   フルライン構成の表示パネルと、 該第１種及び第２種のタイミング信号を内部的に生成し
   夫々前記倍速変換器及び表示パネルに分配してその動作
   を制御する共通且つ単一のタイミングジェネレータとか
   らなる映像表示システム。
2. 【請求項２】 入力映像信号から分離した水平同期信号
   に同期して発振動作しマスタークロックを生成する単一
   の発振器を含んでおり、 前記タイミングジェネレータは該マスタークロックに基
   づいて互いに同期化した第１種及び第２種のタイミング
   信号を生成する請求項１記載の映像表示システム。
3. 【請求項３】 前記表示パネルは、マトリクス状にフル
   ライン構成で配列した液晶画素と、順次開閉して各画素
   に倍速映像信号を書き込むスイッチング素子と、該第２
   種のタイミング信号に応じて動作し該スイッチング素子
   の開閉を制御する周辺走査回路とを一体的に内蔵したア
   クティブマトリクス液晶表示パネルである請求項１記載
   の映像表示システム。
4. 【請求項４】 表示パネルと倍速変換器とこれらに対し
   て共通に設けた単一のタイミングジェネレータとからな
   る映像表示システムの駆動方法であって、 該タイミングジェネレータにより互いに同期化された第
   １種及び第２種のタイミング信号を生成する手順と、 第１種のタイミング信号を該倍速変換器に分配してその
   動作を制御しインタレースモードの入力映像信号を倍速
   処理してノンインタレースモードの倍速映像信号に変換
   する手順と、 第２種のタイミング信号を該表示パネルに分配してその
   動作を制御し該倍速映像信号を供給してノンインタレー
   スモードの映像を表示する手順とを行なう映像表示シス
   テムの駆動方法。