JP2924541B2 - 映像信号処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号処理回路に係
り、特に、アスペクト比１６：９の表示画面を有するワ
イドアスペクトのディスプレィ装置やワイドアスペクト
のディスプレィ装置に接続するＶＴＲにおいて、映像信
号に水平方向あるいは垂直方向に非直線的な補正を加え
る場合に用いて好適な映像信号処理回路に関する。

【０００２】

【従来の技術】最近になって、ハイビジョン放送等、従
来のアスペクト比４：３の映像と比較してより臨場感の
得られるアスペクト比１６：９の映像が登場し、普及し
つつある。これに伴って、アスペクト比１６：９の表示
画面を有するディスプレイ装置が商品化され、このアス
ペクト比１６：９の表示画面を有するディスプレイ装置
にアスペクト比１６：９の映像信号を表示させたり、従
来のアスペクト比４：３の映像信号を表示させたりする
ことが行われるようになってきた。

【０００３】従来、アスペクト比１６：９の表示画面を
有するディスプレイ装置にアスペクト比４：３の映像信
号を表示させる場合には、アスペクト比１６：９の表示
画面に対し、垂直方向ではフルに表示し、水平方向では
左右に映像を表示しない部分を残し、映像のアスペクト
比を４：３に保った状態で表示画面の水平方向ほぼ中央
部に表示させたり、アスペクト比１６：９の表示画面に
対し、水平方向ではフルに表示し、垂直方向では上下の
一部分の映像を欠落させて、映像のアスペクト比を４：
３に保った状態で表示画面全体に表示させたり、あるい
は、アスペクト比１６：９の表示画面に対し、水平方向
及び垂直方向共にフルに表示し、映像のアスペクト比
４：３を保たず、垂直方向に縮み、水平方向に伸びた映
像を表示させたりしていた。

【０００４】このような表示方法では、映像表示画面が
小さくなってしまったり、映像が表示される部分と表示
されない部分との境界でラスタ歪が目立ったり、映像が
表示される部分と表示されない部分との間に表示画面上
の輝度差（焼き付き）が生じたり、あるいは、垂直方向
上下の一部分の映像が欠落してその部分の映像を見るこ
とができなかったり、さらには、映像のアスペクト比が
４：３を保たないと、垂直方向に縮み、水平方向に伸び
た映像となり、歪んだ映像となるという問題点があっ
た。そこで、本出願人は、これらの問題点を解決するた
め、先に、特願平４−２５５８７１号により、アスペク
ト比１６：９の表示画面を有するディスプレイ装置の表
示画面にアスペクト比４：３の映像を表示させる際に、
水平方向の表示サイズを、表示画面の水平方向中央部に
対し相対的に左右端部に近付くに従って拡大させること
により、アスペクト比４：３の映像をアスペクト比１
６：９の表示画面に略一致させて表示する方法、及び、
表示画面にアスペクト比４：３の映像を表示させる際
に、垂直方向の表示サイズを、表示画面の垂直方向中央
部に対し相対的に上下端部に近付くに従って縮小させる
ことにより、アスペクト比４：３の映像をアスペクト比
１６：９の表示画面に略一致させて表示する方法を提案
した。

【０００５】上記先願においては、主に偏向的な手段に
よってその目的を達成することが述べられている。しか
し、それではそのような手段を内蔵したディスプレイ装
置でなければその目的を達成することはできないし、ま
た、表示画面の両端部と中央部では画面の明るさやコン
トラストが異なるという欠点がある。従って、これを解
決するためには偏向的な手段ではなく信号処理的な手段
で上記した目的を達成することが望ましい。そこで、上
記先願では、水平方向の表示サイズを表示画面の水平方
向中央部に対し相対的に左右端部に近付くに従って拡大
させる手段の一例として、映像信号を周波数的に一定の
書込みクロックによりラインメモリに書込み、水平周期
で周波数的にＦＭ変調をかけた読出しクロックで読出す
方法が示されている。

【０００６】即ち、図７は上記先願に示されているもの
であり、この図７において、図８（Ａ）に示す映像信号
はＡ／Ｄ変換された後、入力端子１より入力され、スイ
ッチ２を介して２つのラインメモリ３，４のいずれかに
図８（Ｂ）に示す書込みクロックによって書き込まれ
る。そして、書き込まれたデータは図８（Ｃ）に示す読
出しクロックによってラインメモリ３，４よりスイッチ
５を介して読み出され、出力端子６より出力される。な
お、スイッチ２は水平ライン毎に切り換えられ、スイッ
チ２と逆動作するスイッチ５も水平ライン毎に切り換え
られる。ここで、書込みクロックは図８（Ｂ）に示すよ
うに一定の周期であるが、読出しクロックは図８（Ｃ）
に示すように１水平期間に対して初めと終わりで周波数
を低く、中間部で周波数を高くＦＭ変調したクロックと
なっている。これにより、デジタル信号処理手段によっ
て、水平方向中央部に対し左右端部に近付くに従って相
対的に拡大された映像信号が得られる。

【０００７】なお、このデジタル信号処理回路によって
任意のモードを得るためには、クロックに周波数的な変
調を任意に精度よくかける必要がある。図９は上記のよ
うに互いに異なった２つのクロックを発生させるための
クロック発生回路の一例を示すブロック図である。２つ
のクロックは共にラインロック（水平に同期）し、１水
平期間のクロック数は共に等しいことが必要である。従
って、図９に示すクロック発生回路は２つのクロックを
発生させるために２つのＰＬＬ回路より構成されてい
る。図９において、入力端子７より入力された水平ドラ
イブパルスＨＤはそれぞれＰＬＬ回路の一部を構成する
位相検波器８ａ，８ｂに入力される。位相検波器８ａ，
ローパスフィルタ（ＬＰＦ）９ａ，電圧制御型発振器
（ＶＣＯ）１０ａ，分周器１１ａで構成されるＰＬＬ回
路の周知の動作により、出力端子１４より書込みクロッ
ク（ＷＣＫ）が出力される。一方、位相検波器８ｂ，ロ
ーパスフィルタ（ＬＰＦ）９ｂ，電圧制御型発振器（Ｖ
ＣＯ）１０ｂ，分周器１１ｂもＰＬＬ回路を構成してい
るが、ＬＰＦ９ｂとＶＣＯ１０ｂとの間には加算器１２
が設けられており、この加算器１２には変調波形発生器
１３より変調波形が供給される。これにより、図８
（Ｃ）に示すようなＦＭ変調された読出しクロック（Ｒ
ＣＫ）が出力端子１５より出力される。

【０００８】

【発明が解決しようとする課題】前述のように、アスペ
クト比１６：９の表示画面を有するディスプレイ装置の
表示画面にアスペクト比４：３の映像を表示させる際
に、水平方向の表示サイズを、表示画面の水平方向中央
部に対し相対的に左右端部に近付くに従って拡大させた
り、垂直方向の表示サイズを、表示画面の垂直方向中央
部に対し相対的に上下端部に近付くに従って縮小させる
ことにより、アスペクト比４：３の映像をアスペクト比
１６：９の表示画面に略一致させて表示する場合、偏向
的な手段による方法ではそのような手段を内蔵したディ
スプレイ装置でなければその目的を達成することはでき
ないし、また、表示画面の両端部と中央部では画面の明
るさやコントラストが異なるという問題点がある。

【０００９】そして、水平方向の表示サイズを、表示画
面の水平方向中央部に対し相対的に左右端部に近付くに
従って拡大させる場合、上述のように、映像信号を周波
数的に一定の書込みクロックによりラインメモリに書込
み、水平周期で周波数的にＦＭ変調をかけた読出しクロ
ックで読出す方法においては、図９に示すように、書込
みクロック及び読出しクロックを発生させるために２つ
のＰＬＬ回路が必要であり、回路のコストが高くなって
しまう。また、互いに独立した２個のクロックは互いに
干渉して映像信号に妨害を発生したり、回路の誤動作を
招いたりしやすいという問題もある。さらに、信号処理
された映像信号に何らかの別の目的で新たにデジタル的
な処理を加える場合、特に水平方向に直線的な処理を行
う場合には、前述のように周波数的に変調がかかったサ
ンプリングクロックでは問題となる。

【００１０】そこで、本発明はこのような問題点に鑑み
なされたものであり、水平方向の表示サイズを、表示画
面の水平方向中央部に対し相対的に左右端部に近付くに
従って拡大させる場合も、垂直方向の表示サイズを、表
示画面の垂直方向中央部に対し相対的に上下端部に近付
くに従って縮小させる場合も共に、書込みクロック，読
出しクロックに変調をかけることなく、また、これらの
クロックを発生させるためのＰＬＬ回路は１つでよいデ
ジタル映像信号処理回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、（１）入力されたデジタ
ルの映像信号を水平周期で非直線的に補正して出力する
ための映像信号処理回路であって、前記映像信号を書込
みクロックにより書き込むと共に読出しクロックにより
前記書き込まれた映像信号を読み出すラインメモリと、
前記ラインメモリより読み出された少なくとも２画素分
の画素データを蓄積するデータバッファと、前記データ
バッファより出力された少なくとも２画素分の画素デー
タを任意の補間係数で混合して補間データを出力する混
合器と、前記映像信号における水平期間の各画素間の幾
何学的距離データを順次出力する距離データ出力手段
と、前記距離データ出力手段より出力された距離データ
が一方の入力端子に入力されると共にその出力がもう一
方の入力端子に入力される有限ビット数の巡回型加算器
とを備え、前記加算器より出力されるデータの最上位ビ
ットをリードイネーブル信号として前記ラインメモリに
供給することにより前記ラインメモリの読出しを制御す
ると共に、制御信号として前記データバッファに供給す
ることにより前記データバッファに蓄積された画素デー
タの更新を制御し、前記加算器より出力されるデータの
最上位ビットを除く下位ビットを補間係数設定のための
制御信号として前記混合器に供給するよう構成したこと
を特徴とする映像信号処理回路を提供し、（２）入力さ
れたデジタルの映像信号を垂直周期で非直線的に補正し
て出力するための映像信号処理回路であって、前記映像
信号を書込みクロックにより書き込むと共に読出しクロ
ックにより前記書き込まれた映像信号を読み出すフィー
ルドメモリと、前記フィールドメモリより読み出された
少なくとも２ライン分のラインデータを蓄積するデータ
バッファと、前記データバッファより出力された少なく
とも２ライン分のラインデータを任意の補間係数で混合
して補間データを出力する混合器と、前記映像信号にお
ける垂直期間の各ライン間の幾何学的距離データを順次
出力する距離データ出力手段と、前記距離データ出力手
段より出力された距離データが一方の入力端子に入力さ
れると共にその出力がもう一方の入力端子に入力される
有限ビット数の巡回型加算器とを備え、前記加算器より
出力されるデータの最上位ビットをリードイネーブル信
号として前記フィールドメモリに供給することにより前
記フィールドメモリの読出しを制御すると共に、制御信
号として前記データバッファに供給することにより前記
データバッファに蓄積されたラインデータの更新を制御
し、前記加算器より出力されるデータの最上位ビットを
除く下位ビットを補間係数設定のための制御信号として
前記混合器に供給するよう構成したことを特徴とする映
像信号処理回路を提供するものである。

【００１２】

【実施例】以下、本発明の映像信号処理回路について、
添付図面を参照して説明する。図１は水平方向の表示サ
イズを表示画面の水平方向中央部に対し相対的に左右端
部に近付くに従って拡大させるための第１発明の映像信
号処理回路の一実施例を示すブロック図、図２は第１発
明の映像信号処理回路におけるメモリの書込み及び読出
しを説明するための図、図３は第１発明の映像信号処理
回路における入力画素データと出力画素データの関係を
説明するための図、図４は垂直方向の表示サイズを表示
画面の垂直方向中央部に対し相対的に上下端部に近付く
に従って縮小させるための第２発明の映像信号処理回路
の一実施例を示すブロック図、図５は第２発明の映像信
号処理回路におけるメモリの書込み及び読出しを説明す
るための図、図６は第２発明の映像信号処理回路におけ
る入力ラインデータと出力ラインデータの関係を説明す
るための図である。なお、図１において、図７と同一部
分には同一符号が付してある。

【００１３】まず、水平方向の表示サイズを表示画面の
水平方向中央部に対し相対的に左右端部に近付くに従っ
て拡大させるための第１発明の映像信号処理回路につい
て説明する。第１発明の一実施例の映像信号処理回路
は、図１に示すように、スイッチ２及び５，ラインメモ
リ３及び４，データバッファ２１，混合器２２，ＲＯＭ
またはＲＡＭ２３，加算器２４を備えて構成されてい
る。図１において、入力端子１より入力されたデジタル
の映像信号はスイッチ２を介して２つのラインメモリ
３，４のいずれかに書込みクロックＷＣＫによって選択
的に書き込まれる。ラインメモリ３，４は共に書込みク
ロックＷＣＫと読出しクロックＲＣＫが独立に入力さ
れ、後に説明するようにリードイネーブル信号（ＲＥ）
が外部より入力されて制御される。ここで、入力される
映像信号の水平期間の画素データ数を９１０とすると、
ラインメモリ３，４の書込みクロックＷＣＫは４ｆｓｃ
（＝１４．３ＭＨｚ）、読出しクロックＲＣＫは例えば
その２倍の８ｆｓｃ（＝２８．６ＭＨｚ）である。

【００１４】これらラインメモリ３，４の書込みクロッ
クＷＣＫ及び読出しクロックＲＣＫは共に変調のかけら
れていない安定な周期のものであり、これらのクロック
を発生させるためのクロック発生回路としては、特に図
示していないが、書込みクロックＷＣＫと読出しクロッ
クＲＣＫとは整数関係にあるので、１つのＰＬＬ回路を
用いて１つのクロックを得、このクロックを分周しても
う１つのクロックを得ればよい。このように、第１発明
の映像信号処理回路においては、図９で説明したような
クロック発生回路は必要なく、１つのＰＬＬ回路を用い
た簡単なクロック発生回路でよい。

【００１５】そして、スイッチ２と逆動作するスイッチ
５が水平ライン毎に切り換えられ、ラインメモリ３，４
に書き込まれたデータは読出しクロックＲＣＫによって
読み出される。ラインメモリ３，４の出力を選択するス
イッチ５の出力はデータバッファ２１に入力され、デー
タバッファ２１からは互いに隣接した２個の画素データ
が２つの出力端子よりそれぞれ出力される。これらの画
素データは混合器２２に入力され、混合器２２は外部よ
り与えられた所定の係数に従った混合比で２個の画素デ
ータを混合した画素データを生成し、出力端子６より出
力する。混合器２２に与えられる係数及び混合器２２の
動作については後に詳述する。

【００１６】一方、ＲＯＭまたはＲＡＭ２３には水平期
間の全画素データの位置情報が増分値の形でメモリされ
ており、この位置情報の増分値は、端子２５より入力さ
れる水平ドライブパルス（ＨＤ）をトリガとして順次取
り出され、加算器２４の一方の入力端子に加えられる。
加算器２４の出力はその他方の入力端子に巡回される。
この加算器２４は有限ビット数の入出力をもつ加算器で
あり、そのビット数を６とすれば、その最上位ビット
（ＭＳＢ）はラインメモリ３，４のリードイネーブル信
号ＲＥとなり、また、データバッファ２１の制御信号と
してデータバッファ２１を制御する。ＭＳＢを除く残り
の５ビットは補間係数となり、混合器２２の制御端子に
加えられる。

【００１７】図２は２つのラインメモリ３，４の内の一
方のラインメモリの書込み，読出し動作を横軸を時間、
縦軸をメモリアドレスとして示したものであり、前半の
１水平期間は書込み、後半の１水平期間は読出しを示し
ている。他方のラインメモリは前記した一方のラインメ
モリが書込みのときは読出し、読出しのときは書込みと
互いに逆の動作をしている。入力された映像信号は書込
みクロックＷＣＫによって１水平期間が９１０データに
直線的に分割されてラインメモリ（３または４）に蓄積
される。書込みの終了したラインメモリ（３または４）
は書込みクロックＷＣＫの２倍の周波数の読出しクロッ
クＲＣＫによって読み出されるので、ラインメモリ（３
または４）を常に読出し可能な状態（リードイネーブル
信号ＲＥを常にオン）とすると、その読出しは図２中の
Ａで示すように直線的に１水平期間の１／２で終了して
しまう。また、リードイネーブル信号ＲＥを読出しクロ
ックＲＣＫの２倍の周期で加えることによって読出しは
図２中のＢで示すように直線的に１水平期間で終了す
る。さらに、リードイネーブル信号ＲＥを変則的に制御
することによって読出しを図２中のＣで示す曲線のよう
に任意の非直線にすることができる。

【００１８】図３は映像信号の入力画素データ群が水平
方向に非直線的に変換されて出力画素データとなる場合
の変換の概念図である。図３において、入力画素データ
ｎ，ｎ＋１，ｎ＋２…は水平方向の映像情報を等間隔に
サンプリングして配列されている。これに対し、時間的
に等間隔である出力画素データｍ，ｍ＋１，ｍ＋２…は
水平方向の映像情報を非直線的にサンプリングして配列
される。出力画素データｍは入力画素データｎより直接
得られるが、出力画素データｍ＋１は入力画素データｎ
と入力画素データｎ＋１を３／４，１／４の係数で混合
することによって得られ、出力画素データｍ＋２は入力
画素データｎ＋１を３／８，５／８の係数で混合するこ
とによって得られる。また、出力画素データｍ＋３は入
力画素データｎ＋１と入力画素データｎ＋２を１／４，
３／４の係数で混合して得られる。これは出力画素デー
タｍから出力画素データｍ＋１の画素データの変化は大
きくないが、出力画素データｍ＋１，ｍ＋２…となるに
従って徐々に変化が大きくなる状態であり、映像の水平
期間の左側端部が中央部に比べて中央部からの距離が離
れるほど拡大されている状態を作り出している。

【００１９】これら２つの係数は混合比を表し、その和
は１である。以上より明らかなように、出力画素データ
群は入力画素データ群の互いに隣接した２個の画素デー
タを混合器２２によって補間して得られる。従って、混
合器２２には任意の補間が得られるよう外部より制御係
数が与えられる。制御ビット数は係数の精度を決定する
が、上記のように、加算器２４の有限ビット数は６であ
り、ＭＳＢがリードイネーブル信号ＲＥとなり、ＭＳＢ
を除く残りの５ビットが補間係数となるので、補間係数
の精度は１／３２となる。なお、本実施例では最大の精
度を得るようにＭＳＢを除く残りの５ビット全てを混合
器２２に供給して補間係数として用いているが、混合器
２２を簡略化するためにその５ビットの内の例えば上位
３ビットを用いてもよい。

【００２０】そして、ラインメモリ３，４の出力にはリ
ードイネーブル信号ＲＥを制御することにより入力画素
データ群ｎ，ｎ＋１，ｎ＋２…が順次図２中の曲線Ｃの
タイミングで得られ、混合器２２が補間データを発生す
るに必要な互いに隣接した２個の入力画素データをデー
タバッファ２１が保持する。従って、ラインメモリ（３
または４）のリードイネーブル信号ＲＥ、データバッフ
ァ２１の制御信号、混合器２２の係数は互いにリンクし
て一元的に制御される必要がある。その制御方式の動作
原理について以下に詳細に説明する。

【００２１】図１において、加算器２４の一方の入力端
子には、上記のように、ＲＯＭまたはＲＡＭ２３より出
力される増分値が入力され、他方の入力端子にはその出
力がフィードバックされる。増分値は補間係数のビット
数と同等のビット数で与えられ、本実施例では最小値が
０、最大値は３１（５つのビットが全て１）である。こ
こで、入力画素データｎ，ｎ＋１より３／４，１／４の
係数で出力画素データｍ＋１を発生する場合、データバ
ッファ２１より入力画素データｎ，ｎ＋１が保持されて
出力されると共に、加算器２４にＲＯＭまたはＲＡＭ２
３より増分値８が入力されることにより、混合器２２に
は係数８が与えられる。この係数８とは入力画素データ
ｎ＋１に対して８／３２＝１／４の係数とすることを意
味する。従って、混合器２２は入力画素データｎ，ｎ＋
１を３／４，１／４の混合比で混合して出力画素データ
ｍ＋１を発生する。

【００２２】次に、出力画素データｍ＋２を得るために
加算器２４にはＲＯＭまたはＲＡＭ２３より増分値１２
が入力され、その出力には先の増分値８と増分値１２を
加算した値２０が得られ、係数２０として混合器２２に
与えられる。よって、混合器２２は入力画素データｎ，
ｎ＋１を３／８，５／８の比率で混合し、出力画素デー
タｍ＋２を発生する。さらに次に、出力画素データｍ＋
３を得るために加算器２４にはＲＯＭまたはＲＡＭ２３
より増分値１６が入力され、同様の動作によってその出
力には値３６が得られる。このとき、最大値が３１であ
るのでＭＳＢは０から１に変化し、下位５ビットは３６
−３２より４となる。ＭＳＢが変化するとラインメモリ
３，４のリードイネーブル端子が制御され、新たな入力
画素データｎ＋２が読み出される。そして、データバッ
ファ２１は旧データである入力画素データｎを捨て、新
たに入力画素データｎ＋１，ｎ＋２を保持して出力す
る。即ち、加算器２４より出力されるデータのＭＳＢは
データバッファ２１に蓄積された画素データの更新のた
めの制御信号である。そして、混合器２２には係数４が
与えられるので、入力画素データｎ＋１，ｎ＋２を７／
８，１／８の比率で混合する。このようにして、混合器
２２は２個の画素データを混合した画素データを生成す
ることにより、図２中のＣで示す曲線のように水平方向
の表示サイズを表示画面の水平方向中央部に対し相対的
に左右端部に近付くに従って拡大させることができる。

【００２３】以上説明した第１発明の一実施例の映像信
号処理回路においては、説明を簡略化するためＲＯＭま
たはＲＡＭ２３より加算器２４に直接増分値が与えられ
るように構成しているが、この例の場合でも各画素に対
応するデータ容量が５ビットで９１０個と膨大であるた
め、ＲＯＭまたはＲＡＭ２３の出力に第２の加減算の可
能な加算器を設け、その第２の加算器の一方の端子には
例えば１６を常時加え、ＲＯＭまたはＲＡＭ２３には増
分値と１６との差をさらに少ないビット数例えば４ビッ
トでメモリしたり、１水平期間における画像の処理が左
右対称の場合は４５５個とすることによってＲＯＭまた
はＲＡＭ２３データ容量を例えば１／４にまで低減する
ことができることは言うまでもない。

【００２４】また、ＲＯＭまたはＲＡＭ２３は各画素間
の幾何学的距離データを与えるものであり、マイコン等
のソフト的な手段と演算器などのハード的な手段を組み
合わせることにより、ＲＯＭまたはＲＡＭ２３からデー
タを発生させるのと等価なデータを逐次発生させる構造
であってもよいことは勿論である。これらは全て本発明
の範囲内である。さらに、本実施例では、２つのライン
メモリを用い、書込み，読出しの動作を独立させている
が、書込み，読出しを同時に行うことによって１つのラ
インメモリとすることも可能であるので、ラインメモリ
の構成方法は本実施例に限定されるものではないし、ラ
インメモリ３，４の読出しクロックＲＣＫは書込みクロ
ックＷＣＫの２倍の周波数としたが、ラインメモリ３，
４をそれぞれ２つのラインメモリの並列構造として構成
すれば、読出しクロックＲＣＫの周波数は１／２にする
ことができることから、書込みクロックＷＣＫと読出し
クロックＲＣＫとの周波数比は２倍に限定されるもので
もない。さらにまた、以上の説明では、出力画素データ
は２個の隣接した入力画素データより補間して得られる
ものとしたが、画質をより高精細化するために３個以上
の互いに隣接する入力画素データを使用して補間しても
よいことは勿論である。このように第１発明の映像信号
処理回路は上述した本実施例に限定されるものではな
く、本発明の要旨を逸脱しない範囲においては種々変更
可能である。

【００２５】ところで、以上説明した第１発明の映像信
号処理回路においては、その構成を、映像信号に水平方
向に非直線的な補正を加えるため（水平方向の表示サイ
ズを表示画面の水平方向中央部に対し相対的に左右端部
に近付くに従って拡大させるため）に用いているが、図
２で説明したように、任意の直線的な圧縮処理に用いる
ことも可能である。即ち、アスペクト比１６：９の表示
画面を有するディスプレイ装置にアスペクト比４：３の
映像信号を表示するために、そのアスペクト比４：３の
映像信号を３／４倍に圧縮して表示する場合にも有効で
ある。

【００２６】次に、垂直方向の表示サイズを表示画面の
垂直方向中央部に対し相対的に上下端部に近付くに従っ
て縮小させるための第２発明の映像信号処理回路につい
て説明する。第２発明の一実施例の映像信号処理回路
は、図４に示すように、スイッチ２及び５，フィールド
メモリ３３及び３４，データバッファ（ラインデータバ
ッファ）２１，混合器２２，ＲＯＭまたはＲＡＭ２３，
加算器２４を備えて構成されている。図４において、入
力端子１より入力されたデジタルの映像信号はスイッチ
２を介して２つのフィールドメモリ３３，３４のいずれ
かに書込みクロックＷＣＫによって選択的に書き込まれ
る。フィールドメモリ３３，３４は共に書込みクロック
ＷＣＫと読出しクロックＲＣＫが独立に入力され、後に
説明するようにリードイネーブル信号（ＲＥ）が外部よ
り入力されて制御される。ここで、入力される映像信号
の水平期間のラインデータ数を９１０とすると、フィー
ルドメモリ３３，３４の書込みクロックＷＣＫは４ｆｓ
ｃ（＝１４．３ＭＨｚ）、読出しクロックＲＣＫは例え
ばその２倍の８ｆｓｃ（＝２８．６ＭＨｚ）である。

【００２７】これらフィールドメモリ３３，３４の書込
みクロックＷＣＫ及び読出しクロックＲＣＫは共に変調
のかけられていない安定な周期のものであり、これらの
クロックを発生させるためのクロック発生回路として
は、特に図示していないが、書込みクロックＷＣＫと読
出しクロックＲＣＫとは整数関係にあるので、１つのＰ
ＬＬ回路を用いて１つのクロックを得、このクロックを
分周してもう１つのクロックを得ればよい。このよう
に、第２発明の映像信号処理回路においても、１つのＰ
ＬＬ回路を用いた簡単なクロック発生回路でよい。

【００２８】そして、スイッチ２と逆動作するスイッチ
５が垂直フィールド毎に切り換えられ、フィールドメモ
リ３３，３４に書き込まれたデータは読出しクロックＲ
ＣＫによって読み出される。フィールドメモリ３３，３
４の出力を選択するスイッチ５の出力はデータバッファ
２１に入力され、データバッファ２１からは互いに隣接
した２個のラインデータが２つの出力端子よりそれぞれ
出力される。これらのラインデータは混合器２２に入力
され、混合器２２は外部より与えられた所定の係数に従
った混合比で２個のラインデータを混合したラインデー
タを生成し、出力端子６より出力する。混合器２２に与
えられる係数及び混合器２２の動作については後に詳述
する。

【００２９】一方、ＲＯＭまたはＲＡＭ２３には垂直期
間の全ラインデータの位置情報が増分値の形でメモリさ
れており、この位置情報の増分値は、端子２５より入力
される垂直ドライブパルス（ＶＤ）をトリガとして順次
取り出され、加算器２４の一方の入力端子に加えられ
る。加算器２４の出力はその他方の入力端子に巡回され
る。この加算器２４は有限ビット数の入出力をもつ加算
器であり、そのビット数を６とすれば、その最上位ビッ
ト（ＭＳＢ）はフィールドメモリ３３，３４のリードイ
ネーブル信号ＲＥとなり、また、データバッファ２１の
制御信号としてデータバッファ２１を制御する。ＭＳＢ
を除く残りの５ビットは補間係数となり、混合器２２の
制御端子に加えられる。

【００３０】図５は２つのフィールドメモリ３３，３４
の内の一方のフィールドメモリの書込み，読出し動作を
横軸を時間、縦軸をメモリアドレスとして示したもので
あり、前半の１垂直期間は書込み、後半の１垂直期間は
読出しを示している。他方のフィールドメモリは前記し
た一方のフィールドメモリが書込みのときは読出し、読
出しのときは書込みと互いに逆の動作をしている。入力
された映像信号は書込みクロックＷＣＫによって１垂直
期間が２６２．５ラインデータ（ＮＴＳＣ信号の場合）
に直線的に分割されてフィールドメモリ（３３または３
４）に蓄積される。書込みの終了したフィールドメモリ
（３３または３４）は書込みクロックＷＣＫの２倍の周
波数の読出しクロックＲＣＫによって読み出されるの
で、フィールドメモリ（３３または３４）を常に読出し
可能な状態（リードイネーブル信号ＲＥを常にオン）と
すると、その読出しは図５中のＡで示すように直線的に
１垂直期間の１／２で終了してしまう。また、リードイ
ネーブル信号ＲＥを読出しクロックＲＣＫの２倍の周期
で加えることによって読出しは図５中のＢで示すように
直線的に１垂直期間で終了する。さらに、リードイネー
ブル信号ＲＥを変則的に制御することによって読出しを
図５中のＣで示す曲線のように任意の非直線にすること
ができる。

【００３１】図６は映像信号の入力ラインデータ群が垂
直方向に非直線的に変換されて出力ラインデータとなる
場合の変換の概念図である。図６において、入力ライン
データｎ，ｎ＋１，ｎ＋２…は垂直方向の映像情報を等
間隔にサンプリングして配列されている。これに対し、
時間的に等間隔である出力ラインデータｍ，ｍ＋１，ｍ
＋２…は垂直方向の映像情報を非直線的にサンプリング
して配列される。ここで、各ラインデータは９１０個の
画素データの集合となっている。出力ラインデータｍは
入力ラインデータｎより直接得られるが、出力ラインデ
ータｍ＋１は入力ラインデータｎと入力ラインデータｎ
＋１を３／４，１／４の係数で混合することによって得
られ、出力ラインデータｍ＋２は入力ラインデータｎ＋
１を３／８，５／８の係数で混合することによって得ら
れる。また、出力ラインデータｍ＋３は入力ラインデー
タｎ＋１と入力ラインデータｎ＋２を１／４，３／４の
係数で混合して得られる。これは出力ラインデータｍか
ら出力ラインデータｍ＋１のラインデータの変化は大き
くないが、出力ラインデータｍ＋１，ｍ＋２…となるに
従って徐々に変化が大きくなる状態であり、映像の垂直
期間の上端部が中央部に比べて中央部からの距離が離れ
るほど縮小されている場合の中央部より下部にかけての
状態を示している。

【００３２】これら２つの係数は混合比を表し、その和
は１である。以上より明らかなように、出力ラインデー
タ群は入力ラインデータ群の互いに隣接した２個のライ
ンデータを混合器２２によって補間して得られる。従っ
て、混合器２２には任意の補間が得られるよう外部より
制御係数が与えられる。制御ビット数は係数の精度を決
定するが、上記のように、加算器２４の有限ビット数は
６であり、ＭＳＢがリードイネーブル信号ＲＥとなり、
ＭＳＢを除く残りの５ビットが補間係数となるので、補
間係数の精度は１／３２となる。なお、本実施例では最
大の精度を得るようにＭＳＢを除く残りの５ビット全て
を混合器２２に供給して補間係数として用いているが、
混合器２２を簡略化するためにその５ビットの内の例え
ば上位３ビットを用いてもよい。

【００３３】そして、フィールドメモリ（３３または３
４）の出力にはリードイネーブル信号ＲＥを制御するこ
とにより入力ラインデータ群ｎ，ｎ＋１，ｎ＋２…が順
次図５中の曲線Ｃのタイミングで得られ、混合器２２が
補間データを発生するに必要な互いに隣接した２個の入
力ラインデータをデータバッファ２１が保持する。従っ
て、フィールドメモリ（３３または３４）のリードイネ
ーブル信号ＲＥ、データバッファ２１の制御信号、混合
器２２の係数は互いにリンクして一元的に制御される必
要がある。その制御方式の動作原理について以下に詳細
に説明する。

【００３４】図４において、加算器２４の一方の入力端
子には、上記のように、ＲＯＭまたはＲＡＭ２３より出
力される増分値が入力され、他方の入力端子にはその出
力がフィードバックされる。増分値は補間係数のビット
数と同等のビット数で与えられ、本実施例では最小値が
０、最大値は３１（５つのビットが全て１）である。こ
こで、入力ラインデータｎ，ｎ＋１より３／４，１／４
の係数で出力ラインデータｍ＋１を発生する場合、デー
タバッファ２１より入力ラインデータｎ，ｎ＋１が保持
されて出力されると共に、加算器２４にＲＯＭまたはＲ
ＡＭ２３より増分値８が入力されることにより、混合器
２２には係数８が与えられる。この係数８とは入力ライ
ンデータｎ＋１に対して８／３２＝１／４の係数とする
ことを意味する。従って、混合器２２は入力ラインデー
タｎ，ｎ＋１を３／４，１／４の混合比で混合して出力
ラインデータｍ＋１を発生する。

【００３５】次に、出力ラインデータｍ＋２を得るため
に加算器２４にはＲＯＭまたはＲＡＭ２３より増分値１
２が入力され、その出力には先の増分値８と増分値１２
を加算した値２０が得られ、係数２０として混合器２２
に与えられる。よって、混合器２２は入力ラインデータ
ｎ，ｎ＋１を３／８，５／８の比率で混合し、出力ライ
ンデータｍ＋２を発生する。さらに次に、出力ラインデ
ータｍ＋３を得るために加算器２４にはＲＯＭまたはＲ
ＡＭ２３より増分値１６が入力され、同様の動作によっ
てその出力には値３６が得られる。このとき、最大値が
３２であるのでＭＳＢは０から１に変化し、下位５ビッ
トは３６−３２より４となる。ＭＳＢが変化するとフィ
ールドメモリ３３，３４のリードイネーブル端子が制御
され、新たな入力ラインデータｎ＋２が読み出される。
そして、データバッファ２１は旧データである入力ライ
ンデータｎを捨て、新たに入力ラインデータｎ＋１，ｎ
＋２を保持して出力する。即ち、加算器２４より出力さ
れるデータのＭＳＢはデータバッファ２１に蓄積された
ラインデータの更新のための制御信号である。そして、
混合器２２には係数４が与えられるので、入力ラインデ
ータｎ＋１，ｎ＋２を７／８，１／８の比率で混合す
る。このようにして、混合器２２は２個のラインデータ
を混合したラインデータを生成することにより、図５中
のＣで示す曲線のように垂直方向の表示サイズを表示画
面の垂直方向中央部に対し相対的に上下端部に近付くに
従って縮小させることができる。

【００３６】以上説明した第２発明の一実施例の映像信
号処理回路においては、説明を簡略化するためＲＯＭま
たはＲＡＭ２３より加算器２４に直接増分値が与えられ
るように構成しているが、この例の場合でも各ラインに
対応するデータ容量が５ビットで約２６２個と膨大であ
るため、ＲＯＭまたはＲＡＭ２３の出力に第２の加減算
の可能な加算器を設け、その第２の加算器の一方の端子
には例えば１６を常時加え、ＲＯＭまたはＲＡＭ２３に
は増分値と１６との差をさらに少ないビット数例えば４
ビットでメモリしたり、１垂直期間における画像の処理
が上下対称の場合はその半分とすることによってＲＯＭ
またはＲＡＭ２３データ容量を例えば１／４にまで低減
することができることは言うまでもない。

【００３７】また、ＲＯＭまたはＲＡＭ２３は各ライン
間の幾何学的距離データを与えるものであり、マイコン
等のソフト的な手段と演算器などのハード的な手段を組
み合わせることにより、ＲＯＭまたはＲＡＭ２３からデ
ータを発生させるのと等価なデータを逐次発生させる構
造であってもよいことは勿論である。これらは全て本発
明の範囲内である。さらに、本実施例では、２つのフィ
ールドメモリを用い、書込み，読出しの動作を独立させ
ているが、書込み，読出しを同時に行うことによって１
つのフィールドメモリとすることも可能であるので、フ
ィールドメモリの構成方法は本実施例に限定されるもの
ではないし、フィールドメモリ３３，３４の読出しクロ
ックＲＣＫは書込みクロックＷＣＫの２倍の周波数とし
たが、フィールドメモリ３３，３４をそれぞれ２つのフ
ィールドメモリの並列構造として構成すれば、読出しク
ロックＲＣＫの周波数は１／２にすることができること
から、書込みクロックＷＣＫと読出しクロックＲＣＫと
の周波数比は２倍に限定されるものでもない。フィール
ドメモリとは複数のラインメモリの集合体であり、その
構成方法によっては必ずしもラインメモリ２６２．５本
で構成されるものとも限らない。さらにまた、以上の説
明では、出力ラインデータは２個の隣接した入力ライン
データより補間して得られるものとしたが、画質をより
高精細化するために３個以上の互いに隣接する入力ライ
ンデータを使用して補間してもよいことは勿論である。
このように第２発明の映像信号処理回路は上述した本実
施例に限定されるものではなく、本発明の要旨を逸脱し
ない範囲において種々変更可能である。

【００３８】ところで、以上説明した第２発明の映像信
号処理回路においては、その構成を、垂直方向に非直線
的な補正を映像信号に加えるため（垂直方向の表示サイ
ズを表示画面の垂直方向中央部に対し相対的に上下端部
に近付くに従って縮小させるため）に用いているが、図
５で説明したように、任意の直線的な圧縮処理に用いる
ことも可能である。

【００３９】

【発明の効果】以上詳細に説明したように、第１発明の
映像信号処理回路は、映像信号を書込みクロックにより
書き込むと共に読出しクロックにより前記書き込まれた
映像信号を読み出すラインメモリと、前記ラインメモリ
より読み出された少なくとも２画素分の画素データを蓄
積するデータバッファと、前記データバッファより出力
された少なくとも２画素分の画素データを任意の補間係
数で混合して補間データを出力する混合器と、前記映像
信号における水平期間の各画素間の幾何学的距離データ
を順次出力する距離データ出力手段（ＲＯＭまたはＲＡ
Ｍ）と、前記距離データ出力手段より出力された距離デ
ータが一方の入力端子に入力されると共にその出力がも
う一方の入力端子に入力される有限ビット数の巡回型加
算器とを備え、前記加算器より出力されるデータの最上
位ビットをリードイネーブル信号として前記ラインメモ
リに供給することにより前記ラインメモリの読出しを制
御すると共に、制御信号として前記データバッファに供
給することにより前記データバッファに蓄積された画素
データの更新を制御し、前記加算器より出力されるデー
タの最上位ビットを除く下位ビットを補間係数設定のた
めの制御信号として前記混合器に供給するよう構成した
ので、互いに異なる独立したクロックが混在する場合に
生じる干渉にによる妨害が発生することなく、回路の誤
動作を招くこともない。また、第１発明で用いるクロッ
ク（書込みクロック及び読出しクロック）は周波数的に
安定で一系統のものであるのでシステムの拡張性に優
れ、クロックを発生するためのＰＬＬ回路は一系統でよ
いので回路規模も小さいものとなる。さらに、第１発明
の映像信号処理回路によれば、偏向的な手段を備えてい
ない機器においても水平方向に非直線的な補正を映像信
号に加えることができる。

【００４０】さらに、第２発明の映像信号処理回路は、
映像信号を書込みクロックにより書き込むと共に読出し
クロックにより前記書き込まれた映像信号を読み出すフ
ィールドメモリと、前記フィールドメモリより読み出さ
れた少なくとも２ライン分のラインデータを蓄積するデ
ータバッファと、前記データバッファより出力された少
なくとも２ライン分のラインデータを任意の補間係数で
混合して補間データを出力する混合器と、前記映像信号
における垂直期間の各ライン間の幾何学的距離データを
順次出力する距離データ出力手段（ＲＯＭまたはＲＡ
Ｍ）と、前記距離データ出力手段より出力された距離デ
ータが一方の入力端子に入力されると共にその出力がも
う一方の入力端子に入力される有限ビット数の巡回型加
算器とを備え、前記加算器より出力されるデータの最上
位ビットをリードイネーブル信号として前記フィールド
メモリに供給することにより前記フィールドメモリの読
出しを制御すると共に、制御信号として前記データバッ
ファに供給することにより前記データバッファに蓄積さ
れたラインデータの更新を制御し、前記加算器より出力
されるデータの最上位ビットを除く下位ビットを補間係
数設定のための制御信号として前記混合器に供給するよ
う構成したので、互いに異なる独立したクロックが混在
する場合に生じる干渉にによる妨害が発生することな
く、回路の誤動作を招くこともない。また、第２発明で
用いるクロック（書込みクロック及び読出しクロック）
は周波数的に安定で一系統のものであるのでシステムの
拡張性に優れ、クロックを発生するためのＰＬＬ回路は
一系統でよいので回路規模も小さいものとなる。さら
に、第２発明の映像信号処理回路によれば、偏向的な手
段を備えていない機器においても垂直方向に非直線的な
補正を映像信号に加えることができる。

【図面の簡単な説明】

【図１】第１発明の一実施例を示すブロック図である。

【図２】第１発明におけるメモリの書込み及び読出しを
説明するための図である。

【図３】第１発明における入力画素データと出力画素デ
ータの関係を説明するための図である。

【図４】第２発明の一実施例を示すブロック図である。

【図５】第２発明におけるメモリの書込み及び読出しを
説明するための図である。

【図６】第２発明における入力ラインデータと出力ライ
ンデータの関係を説明するための図である。

【図７】従来例を示すブロック図である。

【図８】図７に示す従来例を説明するための波形図であ
る。

【図９】図７に示す従来例を動作させるために必要なク
ロック発生回路を示すブロック図である。

【符号の説明】

１ 入力端子 ２，５ スイッチ ３，４ ラインメモリ ６ 出力端子 ２１ データバッファ ２２ 混合器 ２３ ＲＯＭまたはＲＡＭ（距離データ出力手段） ２４ 加算器 ２５ 端子 ３３，３４ フィールドメモリ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/38 - 5/46 H04N 7/00 - 7/088

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】入力されたデジタルの映像信号を水平周期
   で非直線的に補正して出力するための映像信号処理回路
   であって、 前記映像信号を書込みクロックにより書き込むと共に読
   出しクロックにより前記書き込まれた映像信号を読み出
   すラインメモリと、 前記ラインメモリより読み出された少なくとも２画素分
   の画素データを蓄積するデータバッファと、 前記データバッファより出力された少なくとも２画素分
   の画素データを任意の補間係数で混合して補間データを
   出力する混合器と、 前記映像信号における水平期間の各画素間の幾何学的距
   離データを順次出力する距離データ出力手段と、 前記距離データ出力手段より出力された距離データが一
   方の入力端子に入力されると共にその出力がもう一方の
   入力端子に入力される有限ビット数の巡回型加算器とを
   備え、 前記加算器より出力されるデータの最上位ビットをリー
   ドイネーブル信号として前記ラインメモリに供給するこ
   とにより前記ラインメモリの読出しを制御すると共に、
   制御信号として前記データバッファに供給することによ
   り前記データバッファに蓄積された画素データの更新を
   制御し、 前記加算器より出力されるデータの最上位ビットを除く
   下位ビットを補間係数設定のための制御信号として前記
   混合器に供給するよう構成したことを特徴とする映像信
   号処理回路。
2. 【請求項２】前記距離データ出力手段は、前記映像信号
   における水平期間の全画素データの位置情報が増分値と
   して記憶されたＲＯＭまたはＲＡＭであることを特徴と
   する請求項１記載の映像信号処理回路。
3. 【請求項３】入力されたデジタルの映像信号を垂直周期
   で非直線的に補正して出力するための映像信号処理回路
   であって、 前記映像信号を書込みクロックにより書き込むと共に読
   出しクロックにより前記書き込まれた映像信号を読み出
   すフィールドメモリと、 前記フィールドメモリより読み出された少なくとも２ラ
   イン分のラインデータを蓄積するデータバッファと、 前記データバッファより出力された少なくとも２ライン
   分のラインデータを任意の補間係数で混合して補間デー
   タを出力する混合器と、 前記映像信号における垂直期間の各ライン間の幾何学的
   距離データを順次出力する距離データ出力手段と、 前記距離データ出力手段より出力された距離データが一
   方の入力端子に入力されると共にその出力がもう一方の
   入力端子に入力される有限ビット数の巡回型加算器とを
   備え、 前記加算器より出力されるデータの最上位ビットをリー
   ドイネーブル信号として前記フィールドメモリに供給す
   ることにより前記フィールドメモリの読出しを制御する
   と共に、制御信号として前記データバッファに供給する
   ことにより前記データバッファに蓄積されたラインデー
   タの更新を制御し、 前記加算器より出力されるデータの最上位ビットを除く
   下位ビットを補間係数設定のための制御信号として前記
   混合器に供給するよう構成したことを特徴とする映像信
   号処理回路。
4. 【請求項４】前記距離データ出力手段は、前記映像信号
   における垂直期間の全ラインデータの位置情報が増分値
   として記憶されたＲＯＭまたはＲＡＭであることを特徴
   とする請求項３記載の映像信号処理回路。