JPH09233433A - 走査変換装置 - Google Patents
走査変換装置Info
- Publication number
- JPH09233433A JPH09233433A JP8061991A JP6199196A JPH09233433A JP H09233433 A JPH09233433 A JP H09233433A JP 8061991 A JP8061991 A JP 8061991A JP 6199196 A JP6199196 A JP 6199196A JP H09233433 A JPH09233433 A JP H09233433A
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- pulse
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Abstract
(57)【要約】 （修正有）
【課題】 書込み系と読出し系の１フレーム周期が一致
せず、フレーム間の重複画像が発生する。 【解決手段】 ＰＬＬ回路15を内蔵し第１の走査方式の
入力画像信号が供給されるフレーム同期回路10を、書込
み制御部４及び読出し制御部５に接続して設け、フレー
ム同期回路10で入力画像信号の同期信号から生成した書
込みフレーム同期パルスＰ1 をＰＬＬ回路15に加え、位
相及び周期が書込みフレーム同期パルスＰ1に一致した
読出しフレーム同期パルスＰ2 をＰＬＬ回路15において
生成し、第１の走査方式にフレーム同期化された画像メ
モリ部２の読出しタイミング信号を、フレーム同期回路
10から読出し制御部５に出力する。
せず、フレーム間の重複画像が発生する。 【解決手段】 ＰＬＬ回路15を内蔵し第１の走査方式の
入力画像信号が供給されるフレーム同期回路10を、書込
み制御部４及び読出し制御部５に接続して設け、フレー
ム同期回路10で入力画像信号の同期信号から生成した書
込みフレーム同期パルスＰ1 をＰＬＬ回路15に加え、位
相及び周期が書込みフレーム同期パルスＰ1に一致した
読出しフレーム同期パルスＰ2 をＰＬＬ回路15において
生成し、第１の走査方式にフレーム同期化された画像メ
モリ部２の読出しタイミング信号を、フレーム同期回路
10から読出し制御部５に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ある走査方式で撮
影された映像信号を、走査線数や画面のアスペクト比
（縦横比）が異なる別の走査方式の映像信号に変換して
出力する走査変換装置に関するものである。
影された映像信号を、走査線数や画面のアスペクト比
（縦横比）が異なる別の走査方式の映像信号に変換して
出力する走査変換装置に関するものである。
【０００２】
【従来の技術】例えば医用Ｘ線装置における映像信号は
テレビジョン放送規格のように統一された規格が無く、
それぞれの装置によって独自の走査線数をもっている。
このため、撮影画像の記録、再生、合成等の処理には各
装置専用の機器が必要で互換性が無い。そこで、このよ
うな映像信号を標準テレビ方式であるＮＴＳＣ方式また
はＰＡＬ方式などの標準方式に変換する場合などに走査
変換装置が用いられる。図３は従来の走査変換装置の一
例を示すもので、第１の走査方式の入力画像信号をデジ
タル信号に変換するＡＤ変換部１と、この画像信号を第
２の走査方式に変換する画像メモリ部２と、画像メモリ
部２から読み出した画像信号をアナログ信号に変換する
ＤＡ変換部３を備えている。書込み制御部４は第１の走
査方式に従って画像メモリ部２の書込み制御パルスを生
成するもので、書込みクロック生成部６から出されるク
ロック周波数で動作する。また、第２の走査方式に従っ
て画像メモリ部２の読出し制御パルスを生成する読出し
制御部５は、読出しクロック生成部７から出るクロック
で動作する。
テレビジョン放送規格のように統一された規格が無く、
それぞれの装置によって独自の走査線数をもっている。
このため、撮影画像の記録、再生、合成等の処理には各
装置専用の機器が必要で互換性が無い。そこで、このよ
うな映像信号を標準テレビ方式であるＮＴＳＣ方式また
はＰＡＬ方式などの標準方式に変換する場合などに走査
変換装置が用いられる。図３は従来の走査変換装置の一
例を示すもので、第１の走査方式の入力画像信号をデジ
タル信号に変換するＡＤ変換部１と、この画像信号を第
２の走査方式に変換する画像メモリ部２と、画像メモリ
部２から読み出した画像信号をアナログ信号に変換する
ＤＡ変換部３を備えている。書込み制御部４は第１の走
査方式に従って画像メモリ部２の書込み制御パルスを生
成するもので、書込みクロック生成部６から出されるク
ロック周波数で動作する。また、第２の走査方式に従っ
て画像メモリ部２の読出し制御パルスを生成する読出し
制御部５は、読出しクロック生成部７から出るクロック
で動作する。
【０００３】
【発明が解決しようとする課題】ところが、このような
従来の走査変換装置では、入力画像信号と出力画像信号
を別々の発振器からのクロックで動作させているため、
発振器のバラツキ等により書込み系と読出し系の１フレ
ーム周期が完全には一致せず、時間的なずれが発生す
る。例えば１フレーム周期が書込み系よりも読出し系の
方が長い場合には、読出し系の１フレーム期間内に二つ
のフレームの画像信号が混じって読み出されることがあ
る。このようなときには、二つのフレームの境界に相当
する水平ラインを境に上下の画像が不連続となり、境界
のラインが徐々に移動するうえ、画質が悪化する問題が
ある。この現象は、ＮＴＳＣ方式をＰＡＬ方式に変換す
る場合のように入出力画像信号のフィールド周波数が違
う場合は視認できないほど早く起こるので実用上問題と
はならない。しかし、フィールド周波数が近似している
場合は、連続して重複画像が発生し、良好な画像が得ら
れない場合がある。本発明は、入力画像信号と出力画像
信号が同一のフィールド周波数であってもフレーム間の
重複画像が発生しない走査変換装置を提供することを目
的とする。
従来の走査変換装置では、入力画像信号と出力画像信号
を別々の発振器からのクロックで動作させているため、
発振器のバラツキ等により書込み系と読出し系の１フレ
ーム周期が完全には一致せず、時間的なずれが発生す
る。例えば１フレーム周期が書込み系よりも読出し系の
方が長い場合には、読出し系の１フレーム期間内に二つ
のフレームの画像信号が混じって読み出されることがあ
る。このようなときには、二つのフレームの境界に相当
する水平ラインを境に上下の画像が不連続となり、境界
のラインが徐々に移動するうえ、画質が悪化する問題が
ある。この現象は、ＮＴＳＣ方式をＰＡＬ方式に変換す
る場合のように入出力画像信号のフィールド周波数が違
う場合は視認できないほど早く起こるので実用上問題と
はならない。しかし、フィールド周波数が近似している
場合は、連続して重複画像が発生し、良好な画像が得ら
れない場合がある。本発明は、入力画像信号と出力画像
信号が同一のフィールド周波数であってもフレーム間の
重複画像が発生しない走査変換装置を提供することを目
的とする。
【０００４】
【課題を解決するための手段】本発明による走査変換装
置は、フレーム同期パルスによるＰＬＬ回路によって、
入力された第１の走査方式の画像信号と出力される第２
の走査方式の画像信号のフレーム間の位相及び周期を一
致させることにより、二つのフレームの画像の混在を無
くして良好な画像を得られるようにしたものである。す
なわち本発明は、第１の走査方式の入力画像信号をデジ
タル信号に変換するＡＤ変換部１と、この画像信号を第
２の走査方式に変換する画像メモリ部２と、画像メモリ
部２から読み出された画像信号をアナログ信号に変換す
るＤＡ変換部３と、第１の走査方式に従って画像メモリ
部２の書込み制御パルスを生成する書込み制御部４と、
第２の走査方式に従って画像メモリ部２の読出し制御パ
ルスを生成する読出し制御部５とを備え、第１の走査方
式の画像信号を第２の走査方式に変換して出力する走査
変換装置において、ＰＬＬ回路15を内蔵し第１の走査方
式の入力画像信号が供給されるフレーム同期回路10を書
込み制御部４及び読出し制御部５に接続して設け、フレ
ーム同期回路10で入力画像信号の同期信号から生成した
書込みフレーム同期パルスＰ1 をＰＬＬ回路15に加え、
位相及び周期が書込みフレーム同期パルスＰ1 に一致し
た読出しフレーム同期パルスＰ2 をＰＬＬ回路15におい
て生成し、第１の走査方式にフレーム同期化された画像
メモリ部２の読出しタイミング信号をフレーム同期回路
10から読出し制御部５に出力する構成を特徴とする。ま
た本発明は、このような走査変換装置におけるフレーム
同期回路10が、入力画像信号から同期信号を生成する同
期分離部11と、この同期信号から書込みフレーム同期パ
ルスＰ1 を生成する書込みタイミング発生回路12と、書
込みフレーム同期パルスＰ1 が入力されるＰＬＬ回路15
とを有し、ＰＬＬ回路15が第１のＰＬＬ回路16と第２の
ＰＬＬ回路17と読出しタイミング発生回路18とからな
り、書込みフレーム同期パルスＰ1 及び読出しフレーム
同期パルスＰ2 によって第１のＰＬＬ回路16を作動させ
て水平周期パルスＰ3 を生成し、水平周期パルスＰ3 及
び読出し水平周期パルスＰ4 により第２のＰＬＬ回路17
を作動させて読出しクロックＰ5 を生成し、該読出しク
ロックが入力された読出しタイミング発生回路18が、入
力画像信号にフレーム同期化された画像メモリ部２の読
出しタイミング信号を生成して読出し制御部５に出力す
る構成を特徴とする。
置は、フレーム同期パルスによるＰＬＬ回路によって、
入力された第１の走査方式の画像信号と出力される第２
の走査方式の画像信号のフレーム間の位相及び周期を一
致させることにより、二つのフレームの画像の混在を無
くして良好な画像を得られるようにしたものである。す
なわち本発明は、第１の走査方式の入力画像信号をデジ
タル信号に変換するＡＤ変換部１と、この画像信号を第
２の走査方式に変換する画像メモリ部２と、画像メモリ
部２から読み出された画像信号をアナログ信号に変換す
るＤＡ変換部３と、第１の走査方式に従って画像メモリ
部２の書込み制御パルスを生成する書込み制御部４と、
第２の走査方式に従って画像メモリ部２の読出し制御パ
ルスを生成する読出し制御部５とを備え、第１の走査方
式の画像信号を第２の走査方式に変換して出力する走査
変換装置において、ＰＬＬ回路15を内蔵し第１の走査方
式の入力画像信号が供給されるフレーム同期回路10を書
込み制御部４及び読出し制御部５に接続して設け、フレ
ーム同期回路10で入力画像信号の同期信号から生成した
書込みフレーム同期パルスＰ1 をＰＬＬ回路15に加え、
位相及び周期が書込みフレーム同期パルスＰ1 に一致し
た読出しフレーム同期パルスＰ2 をＰＬＬ回路15におい
て生成し、第１の走査方式にフレーム同期化された画像
メモリ部２の読出しタイミング信号をフレーム同期回路
10から読出し制御部５に出力する構成を特徴とする。ま
た本発明は、このような走査変換装置におけるフレーム
同期回路10が、入力画像信号から同期信号を生成する同
期分離部11と、この同期信号から書込みフレーム同期パ
ルスＰ1 を生成する書込みタイミング発生回路12と、書
込みフレーム同期パルスＰ1 が入力されるＰＬＬ回路15
とを有し、ＰＬＬ回路15が第１のＰＬＬ回路16と第２の
ＰＬＬ回路17と読出しタイミング発生回路18とからな
り、書込みフレーム同期パルスＰ1 及び読出しフレーム
同期パルスＰ2 によって第１のＰＬＬ回路16を作動させ
て水平周期パルスＰ3 を生成し、水平周期パルスＰ3 及
び読出し水平周期パルスＰ4 により第２のＰＬＬ回路17
を作動させて読出しクロックＰ5 を生成し、該読出しク
ロックが入力された読出しタイミング発生回路18が、入
力画像信号にフレーム同期化された画像メモリ部２の読
出しタイミング信号を生成して読出し制御部５に出力す
る構成を特徴とする。
【０００５】
【実施例】図１は本発明の走査変換装置の一実施例を示
すブロック図である。この走査変換装置が図３の従来の
走査変換装置と異なる点は、従来の書込みクロック生成
部６と読出しクロック生成部７の代わりに、フレーム同
期回路10を設けたことにある。すなわち、従来は入力さ
れた第１の走査方式の画像信号と、出力される第２の走
査方式の画像信号を、別々の発振器すなわち書込みクロ
ック生成部６と読出しクロック生成部７から出されるそ
れぞれのクロックで動作させていたのに対し、本発明で
は共通のフレーム同期回路10から出されるクロックで動
作させるように構成したものである。
すブロック図である。この走査変換装置が図３の従来の
走査変換装置と異なる点は、従来の書込みクロック生成
部６と読出しクロック生成部７の代わりに、フレーム同
期回路10を設けたことにある。すなわち、従来は入力さ
れた第１の走査方式の画像信号と、出力される第２の走
査方式の画像信号を、別々の発振器すなわち書込みクロ
ック生成部６と読出しクロック生成部７から出されるそ
れぞれのクロックで動作させていたのに対し、本発明で
は共通のフレーム同期回路10から出されるクロックで動
作させるように構成したものである。
【０００６】図２はフレーム同期回路10の構成例を示し
ている。このフレーム同期回路10は、第１の走査方式の
入力画像信号から同期信号を生成する同期分離部11と、
この同期信号を基に書込みフレーム同期パルスＰ1 及び
画像メモリ部２の書込みタイミング信号を生成する書込
みタイミング発生回路12と、破線で囲まれたＰＬＬ（ph
ase locked loop）回路15とで構成されている。書込み
タイミング発生回路12で作られた画像メモリ書込みタイ
ミング信号は書込み制御部４に出力され、書込みフレー
ム同期パルスＰ1 はＰＬＬ回路15に加えられる。
ている。このフレーム同期回路10は、第１の走査方式の
入力画像信号から同期信号を生成する同期分離部11と、
この同期信号を基に書込みフレーム同期パルスＰ1 及び
画像メモリ部２の書込みタイミング信号を生成する書込
みタイミング発生回路12と、破線で囲まれたＰＬＬ（ph
ase locked loop）回路15とで構成されている。書込み
タイミング発生回路12で作られた画像メモリ書込みタイ
ミング信号は書込み制御部４に出力され、書込みフレー
ム同期パルスＰ1 はＰＬＬ回路15に加えられる。
【０００７】ＰＬＬ回路15は、二つのＰＬＬ回路16、17
と、読出しタイミング発生回路18とを備え、全体もＰＬ
Ｌ回路の形になっている。まず、読出しタイミング発生
回路18によって生成された読出しフレーム同期パルスＰ
2 と、書込みフレーム同期パルスＰ1 をＰＬＬ回路16に
入力する。そして、ＰＬＬ回路16で生成された水平周期
パルスＰ3 と、読出しタイミング発生回路18から供給さ
れた読出し水平周期パルスＰ4 を次段のＰＬＬ回路17に
加えて読出しクロックＰ5 を生成する。この読出しクロ
ックＰ5 が加えられた読出しタイミング発生回路18は、
入力画像信号に同期した読出しフレーム同期パルスＰ2
を生成する。この結果、書込みフレーム同期パルスＰ1
と読出しフレーム同期パルスＰ2 の同期化が達成され、
書込みフレーム同期パルスＰ1 に同期化された読出しタ
イミング信号が、フレーム同期回路10から読出し制御部
５に出力される。
と、読出しタイミング発生回路18とを備え、全体もＰＬ
Ｌ回路の形になっている。まず、読出しタイミング発生
回路18によって生成された読出しフレーム同期パルスＰ
2 と、書込みフレーム同期パルスＰ1 をＰＬＬ回路16に
入力する。そして、ＰＬＬ回路16で生成された水平周期
パルスＰ3 と、読出しタイミング発生回路18から供給さ
れた読出し水平周期パルスＰ4 を次段のＰＬＬ回路17に
加えて読出しクロックＰ5 を生成する。この読出しクロ
ックＰ5 が加えられた読出しタイミング発生回路18は、
入力画像信号に同期した読出しフレーム同期パルスＰ2
を生成する。この結果、書込みフレーム同期パルスＰ1
と読出しフレーム同期パルスＰ2 の同期化が達成され、
書込みフレーム同期パルスＰ1 に同期化された読出しタ
イミング信号が、フレーム同期回路10から読出し制御部
５に出力される。
【０００８】
【発明の効果】本発明によれば、書込み系と読出し系の
１フレーム周期が常に同一となり、第１の走査方式の入
力画像信号と第２の走査方式の画像信号間でフレーム周
期が完全に一致する。したがって、二つのフレームの画
像が混じることがなく、良好な画像表示が可能となる。
また、回路構成が簡単なフレーム同期回路によって安定
した同期作用が得られる効果もある。
１フレーム周期が常に同一となり、第１の走査方式の入
力画像信号と第２の走査方式の画像信号間でフレーム周
期が完全に一致する。したがって、二つのフレームの画
像が混じることがなく、良好な画像表示が可能となる。
また、回路構成が簡単なフレーム同期回路によって安定
した同期作用が得られる効果もある。
【図１】 本発明の走査変換装置の一実施例を示すブロ
ック図
ック図
【図２】 フレーム同期回路の構成例を示すブロック図
【図３】 走査変換装置の従来例を示すブロック図
10‥‥フレーム同期回路 12‥‥書込みタイミング発生回路 15‥‥ＰＬＬ回路 16‥‥第１のＰＬＬ回路 17‥‥第２のＰＬＬ回路 18‥‥読出しタイミング発生回路
Claims (2)
- 【請求項１】第１の走査方式の入力画像信号をデジタル
信号に変換するＡＤ変換部と、該画像信号を第２の走査
方式に変換する画像メモリ部と、画像メモリ部から読み
出された画像信号をアナログ信号に変換するＤＡ変換部
と、第１の走査方式に従って画像メモリ部の書込み制御
パルスを生成する書込み制御部と、第２の走査方式に従
って画像メモリ部の読出し制御パルスを生成する読出し
制御部とを備え、第１の走査方式の入力画像信号を第２
の走査方式に変換して出力する走査変換装置において、
ＰＬＬ回路を内蔵し第１の走査方式の入力画像信号が供
給されるフレーム同期回路を書込み制御部及び読出し制
御部に接続して設け、フレーム同期回路で該画像信号の
同期信号から生成した書込みフレーム同期パルスをＰＬ
Ｌ回路に加え、位相及び周期が該書込みフレーム同期パ
ルスに一致した読出しフレーム同期パルスをＰＬＬ回路
において生成し、第１の走査方式にフレーム同期化され
た画像メモリ部の読出しタイミング信号を、該フレーム
同期回路から読出し制御部に出力することを特徴とする
走査変換装置。 - 【請求項２】フレーム同期回路が、入力画像信号から同
期信号を生成する同期分離部と、該同期信号から書込み
フレーム同期パルスを生成する書込みタイミング発生回
路と、書込みフレーム同期パルスが入力されるＰＬＬ回
路とを有し、該ＰＬＬ回路が第１のＰＬＬ回路と第２の
ＰＬＬ回路と読出しタイミング発生回路とからなり、書
込みフレーム同期パルス及び読出しフレーム同期パルス
によって第１のＰＬＬ回路を作動させて水平周期パルス
を生成し、該水平周期パルス及び読出し水平周期パルス
により第２のＰＬＬ回路を作動させて読出しクロックを
生成し、該読出しクロックが入力された読出しタイミン
グ発生回路が、入力画像信号にフレーム同期化された画
像メモリ部の読出しタイミング信号を生成して読出し制
御部に出力する請求項１の走査変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8061991A JPH09233433A (ja) | 1996-02-23 | 1996-02-23 | 走査変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8061991A JPH09233433A (ja) | 1996-02-23 | 1996-02-23 | 走査変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09233433A true JPH09233433A (ja) | 1997-09-05 |
Family
ID=13187181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8061991A Pending JPH09233433A (ja) | 1996-02-23 | 1996-02-23 | 走査変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09233433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019311A1 (en) * | 2000-08-26 | 2002-03-07 | Rgb Systems, Inc. | Method and apparatus for vertically locking input and output video signals |
-
1996
- 1996-02-23 JP JP8061991A patent/JPH09233433A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019311A1 (en) * | 2000-08-26 | 2002-03-07 | Rgb Systems, Inc. | Method and apparatus for vertically locking input and output video signals |
| JP2004508747A (ja) * | 2000-08-26 | 2004-03-18 | アールジイビイ・システムズ・インコーポレーテッド | 入力ビデオ信号と出力ビデオ信号を垂直にロックさせるための方法および装置 |
| JP4690636B2 (ja) * | 2000-08-26 | 2011-06-01 | アールジイビイ・システムズ・インコーポレーテッド | 入力ビデオ信号と出力ビデオ信号を垂直にロックさせるための方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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