JP3106828B2 - 水平同期結合装置 - Google Patents
水平同期結合装置Info
- Publication number
- JP3106828B2 JP3106828B2 JP05318978A JP31897893A JP3106828B2 JP 3106828 B2 JP3106828 B2 JP 3106828B2 JP 05318978 A JP05318978 A JP 05318978A JP 31897893 A JP31897893 A JP 31897893A JP 3106828 B2 JP3106828 B2 JP 3106828B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- clock period
- reset
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Image Processing (AREA)
- Synchronizing For Television (AREA)
- Studio Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は水平同期結合装置、特
に、ピクセルレートを異にしている２つの画像信号の水
平同期結合装置に関する。
に、ピクセルレートを異にしている２つの画像信号の水
平同期結合装置に関する。
【０００２】
【従来の技術】異なる信号源から送出された画像信号を
合成して合成画像を作成することは、従来からテレビジ
ョン（以下、テレビジョンをＴＶと略記する）の技術分
野において、映像特殊効果用装置（電子的モンタージュ
装置）として広く実用されて来ていることは周知のとお
りである。ところで、画像を扱う装置としては前記した
テレビジョン装置やＶＴＲの他に、近年になってコンピ
ュータを使用して画像情報処理を行ないディスプレイ上
に画像を表示させるようにした装置も実用されるように
なり、コンピュータで処理した画像情報と、テレビジョ
ン画像情報とを、所定の走査標準に従った画像信号とし
て、ディスプレイ上に良好な再生画像として表示させた
り、ディスプレイ上にコンピュータから出力された画像
信号と、例えばＭＰＥＧ方式により高能率圧縮された圧
縮画像信号を復号して得た画像信号との合成画像を得る
ようにすることも行なわれるようになった。
合成して合成画像を作成することは、従来からテレビジ
ョン（以下、テレビジョンをＴＶと略記する）の技術分
野において、映像特殊効果用装置（電子的モンタージュ
装置）として広く実用されて来ていることは周知のとお
りである。ところで、画像を扱う装置としては前記した
テレビジョン装置やＶＴＲの他に、近年になってコンピ
ュータを使用して画像情報処理を行ないディスプレイ上
に画像を表示させるようにした装置も実用されるように
なり、コンピュータで処理した画像情報と、テレビジョ
ン画像情報とを、所定の走査標準に従った画像信号とし
て、ディスプレイ上に良好な再生画像として表示させた
り、ディスプレイ上にコンピュータから出力された画像
信号と、例えばＭＰＥＧ方式により高能率圧縮された圧
縮画像信号を復号して得た画像信号との合成画像を得る
ようにすることも行なわれるようになった。
【０００３】ところで、代表的なテレビジョン方式の映
像信号（例えばＮＴＳＣ方式の映像信号）をデジタル化
する際に適用されるピクセルレート（２：１の飛越走査
時）は１３.５ＭＨｚであるのに対して、コンピュータ
の画像表示に適用されるＶＧＡ規格におけるピクセルレ
ート（順次走査時）は２５.１７５ＭＨｚである、とい
うように互に異なっている。そして、前記したＮＴＳＣ
方式の走査標準における水平走査周波数ｆｈと垂直走査
周波数ｆｖとは、ｆｈ＝１３.５ＭＨｚ／８５８＝１５.
７３４ＫＨｚ，ｆｖ＝１５.７３４ＫＨｚ／２６２.５＝
５９.９４Ｈｚとなっており、またコンピュータの画像
表示のための画像信号の走査標準における水平走査周波
数ｆｈと垂直走査周波数ｆｖとは、ｆｈ＝２５.１７５
ＭＨｚ／８００＝３１.４６８ＫＨｚ，ｆｖ＝３１.４６
８ＫＨｚ／５２５＝５９.９４Ｈｚとなっている。
像信号（例えばＮＴＳＣ方式の映像信号）をデジタル化
する際に適用されるピクセルレート（２：１の飛越走査
時）は１３.５ＭＨｚであるのに対して、コンピュータ
の画像表示に適用されるＶＧＡ規格におけるピクセルレ
ート（順次走査時）は２５.１７５ＭＨｚである、とい
うように互に異なっている。そして、前記したＮＴＳＣ
方式の走査標準における水平走査周波数ｆｈと垂直走査
周波数ｆｖとは、ｆｈ＝１３.５ＭＨｚ／８５８＝１５.
７３４ＫＨｚ，ｆｖ＝１５.７３４ＫＨｚ／２６２.５＝
５９.９４Ｈｚとなっており、またコンピュータの画像
表示のための画像信号の走査標準における水平走査周波
数ｆｈと垂直走査周波数ｆｖとは、ｆｈ＝２５.１７５
ＭＨｚ／８００＝３１.４６８ＫＨｚ，ｆｖ＝３１.４６
８ＫＨｚ／５２５＝５９.９４Ｈｚとなっている。
【０００４】ここで、前記した代表的なテレビジョン方
式の映像信号（例えばＮＴＳＣ方式の映像信号）におけ
る走査標準と、コンピュータの画像表示に適用されるＶ
ＧＡ規格の走査標準とを比べてみると、前記の両方式に
おける垂直走査周波数ｆｖの周波数値は同一であり、ま
た、水平走査周波数ｆｈについてみると、一方の方式に
おける周波数値が他方の周波数値の２倍となってはいる
が、前記の両方式がともに２：１の飛越走査方式、ある
いはともに順次走査方式に統一されたとした場合には同
一の周波数値になるということができる。
式の映像信号（例えばＮＴＳＣ方式の映像信号）におけ
る走査標準と、コンピュータの画像表示に適用されるＶ
ＧＡ規格の走査標準とを比べてみると、前記の両方式に
おける垂直走査周波数ｆｖの周波数値は同一であり、ま
た、水平走査周波数ｆｈについてみると、一方の方式に
おける周波数値が他方の周波数値の２倍となってはいる
が、前記の両方式がともに２：１の飛越走査方式、ある
いはともに順次走査方式に統一されたとした場合には同
一の周波数値になるということができる。
【０００５】さて、コンピュータから出力された画像信
号による画像と、テレビジョン方式の映像信号（例えば
ＭＰＥＧ方式により高能率圧縮された圧縮画像信号を復
号して得た画像信号でもよい）による画像との合成画像
を、ディスプレイ上に表示させようとする場合には、合
成画像を構成させるべき２つの画像信号間の同期結合を
行なうことが必要とされる。合成画像を得るための２つ
の画像信号の位相を合わせるのに、例えば合成画像を形
成ための一方の画像信号を大きな記憶容量を有する画像
メモリ（少なくとも３面以上のフレームメモリを備えた
メモリ）に記憶し、他方の画像信号と位相が同期した状
態となるように、前記の画像メモリから一方の画像信号
を読出すという手段も考えられるが、このようなやり方
では高価なメモリが必要とされるという問題がある。
号による画像と、テレビジョン方式の映像信号（例えば
ＭＰＥＧ方式により高能率圧縮された圧縮画像信号を復
号して得た画像信号でもよい）による画像との合成画像
を、ディスプレイ上に表示させようとする場合には、合
成画像を構成させるべき２つの画像信号間の同期結合を
行なうことが必要とされる。合成画像を得るための２つ
の画像信号の位相を合わせるのに、例えば合成画像を形
成ための一方の画像信号を大きな記憶容量を有する画像
メモリ（少なくとも３面以上のフレームメモリを備えた
メモリ）に記憶し、他方の画像信号と位相が同期した状
態となるように、前記の画像メモリから一方の画像信号
を読出すという手段も考えられるが、このようなやり方
では高価なメモリが必要とされるという問題がある。
【０００６】それで、大容量のメモリを使用しないで２
つの画像信号間の同期結合を行なう装置として、例えば
図３に示す概略構成（水平同期信号に対する位相同期を
行なう構成部分だけを示してある）のように一方の画像
信号における水平同期信号（垂直同期信号）によって、
他方の水平同期信号（垂直同期信号）をリセットするこ
とにより、２つの画像信号の同期信号の位相同期を強制
的に行なうようにした同期結合装置が考えられた。図３
において１はＶＧＡコントローラ（図示せず）から出力
された水平同期信号ＨＨ（図４中のＨＨ参照）の入力端
子であり、前記した入力端子１に供給された２５.１７
５ＭＨｚ／８００＝３１.４６８ＫＨｚの繰返し周波数
の水平同期信号ＨＨは、立上がり検出回路３とフェーズ
・ロックド・ループ６とに供給されている。
つの画像信号間の同期結合を行なう装置として、例えば
図３に示す概略構成（水平同期信号に対する位相同期を
行なう構成部分だけを示してある）のように一方の画像
信号における水平同期信号（垂直同期信号）によって、
他方の水平同期信号（垂直同期信号）をリセットするこ
とにより、２つの画像信号の同期信号の位相同期を強制
的に行なうようにした同期結合装置が考えられた。図３
において１はＶＧＡコントローラ（図示せず）から出力
された水平同期信号ＨＨ（図４中のＨＨ参照）の入力端
子であり、前記した入力端子１に供給された２５.１７
５ＭＨｚ／８００＝３１.４６８ＫＨｚの繰返し周波数
の水平同期信号ＨＨは、立上がり検出回路３とフェーズ
・ロックド・ループ６とに供給されている。
【０００７】フェーズ・ロックド・ループ６は、位相比
較回路６１と、低域通過濾波器（ＬＰＦ）６２と、１
３.５ＭＨｚの中心発振周波数値を有する電圧制御発振
器（ＶＣＯ）６３と、分周比が８５８の分周器６４とに
よる周知の一巡の自動位相制御系によって構成されてお
り、前記した一巡の自動位相制御系中に設けられている
電圧制御発振器６３から出力されたクロック信号｛中心
周波数が１３.５ＭＨｚのクロック信号（図４中のＣＬ
Ｋ参照）｝が、立上がり検出回路３におけるＤ型フリッ
プフロップ３１のクロック端子と、Ｄ型フリップフロッ
プ３２のクロック端子と、ピクセルカウンタ４のクロッ
ク端子とに供給されている。前記した立上がり検出回路
３におけるＤ型フリップフロップ３１のデータ端子に
は、既述の入力端子１から３１.４６８ＫＨｚの繰返し
周波数の水平同期信号ＨＨが供給されている。
較回路６１と、低域通過濾波器（ＬＰＦ）６２と、１
３.５ＭＨｚの中心発振周波数値を有する電圧制御発振
器（ＶＣＯ）６３と、分周比が８５８の分周器６４とに
よる周知の一巡の自動位相制御系によって構成されてお
り、前記した一巡の自動位相制御系中に設けられている
電圧制御発振器６３から出力されたクロック信号｛中心
周波数が１３.５ＭＨｚのクロック信号（図４中のＣＬ
Ｋ参照）｝が、立上がり検出回路３におけるＤ型フリッ
プフロップ３１のクロック端子と、Ｄ型フリップフロッ
プ３２のクロック端子と、ピクセルカウンタ４のクロッ
ク端子とに供給されている。前記した立上がり検出回路
３におけるＤ型フリップフロップ３１のデータ端子に
は、既述の入力端子１から３１.４６８ＫＨｚの繰返し
周波数の水平同期信号ＨＨが供給されている。
【０００８】前記のＤ型フリップフロップ３１のＱ出力
端子からの出力信号は、Ｄ型フリップフロップ３２のデ
ータ端子とアンド回路３３とに供給されており、また、
前記したＤ型フリップフロップ３２のＱバー出力端子か
らの出力信号は、前記したアンド回路３３に供給されて
いる。それで、前記した立上がり検出回路３におけるア
ンド回路３３からは、前記した入力端子１に供給されて
いる水平同期信号ＨＨの立上がりの時点に立上がり、ク
ロック信号の１周期と対応するパルス巾のリセット信号
ＬＣＲＳＴ（図４中のＬＣＲＳＴ参照）を出力して、そ
れをピクセルカウンタ４のリセット端子ＬＣＲＳＴに供
給する。前記のピクセルカウンタ４は、前記したフェー
ズ・ロックド・ループ６中の電圧制御発振器６３から出力
されたクロック信号｛中心周波数が１３.５ＭＨｚのク
ロック信号(図４中のＣＬＫ参照)｝を被計数信号として
計数動作を行なって計数値を出力端子ＬＯＵＴからピク
セル比較回路５の入力端子ＬＩＮに供給する。
端子からの出力信号は、Ｄ型フリップフロップ３２のデ
ータ端子とアンド回路３３とに供給されており、また、
前記したＤ型フリップフロップ３２のＱバー出力端子か
らの出力信号は、前記したアンド回路３３に供給されて
いる。それで、前記した立上がり検出回路３におけるア
ンド回路３３からは、前記した入力端子１に供給されて
いる水平同期信号ＨＨの立上がりの時点に立上がり、ク
ロック信号の１周期と対応するパルス巾のリセット信号
ＬＣＲＳＴ（図４中のＬＣＲＳＴ参照）を出力して、そ
れをピクセルカウンタ４のリセット端子ＬＣＲＳＴに供
給する。前記のピクセルカウンタ４は、前記したフェー
ズ・ロックド・ループ６中の電圧制御発振器６３から出力
されたクロック信号｛中心周波数が１３.５ＭＨｚのク
ロック信号(図４中のＣＬＫ参照)｝を被計数信号として
計数動作を行なって計数値を出力端子ＬＯＵＴからピク
セル比較回路５の入力端子ＬＩＮに供給する。
【０００９】前記のピクセル比較回路５では、それの入
力端子ＬＩＮに供給された数値が、ピクセル比較回路５
中に予め設定してある数値（例えば０〜６４）において
論理１の出力を出力端子２に水平同期信号（ＨＳync)を
出力するとともに、それの入力端子ＬＩＮに供給された
数値が、ピクセル比較回路５中に予め設定してある数値
（例えば８５７）の場合に、論理１のリセット信号ＨＣ
ＡＲＲＹ（図４中のＨＣＡＲＲＹ参照）を出力端子ＨＣ
ＡＲＲＹからピクセルカウンタ４のリセット端子ＨＣＡ
ＲＲＹに与える。それで、前記したピクセルカウンタ４
とピクセル比較回路５とからなる一巡の回路配置中のピ
クセルカウンタ４は、前記したリセット信号ＬＣＲＳ
Ｔが論理１の状態の１クロック期間の次の１クロック期
間の出力ＬＯＵＴを計数値０とし、前記したリセット
信号ＬＣＲＳＴが論理０の状態で、かつ、論理１のリセ
ット信号ＨＣＡＲＲＹの状態の１クロック期間の次の１
クロック期間の出力ＬＯＵＴを計数値０とし、前記し
たリセット信号ＬＣＲＳＴが論理０の状態で、かつリセ
ット信号ＨＣＡＲＲＹが論理０の状態の１クロック期間
の次の１クロック期間の出力ＬＯＵＴとして、「直前の
１クロック期間におけるＬＯＵＴの計数値＋１の計数
値」を出力するように動作する（図４におけるＬＣＲＳ
Ｔ，ＬＯＵＴ，ＨＣＡＲＲＹを参照）。
力端子ＬＩＮに供給された数値が、ピクセル比較回路５
中に予め設定してある数値（例えば０〜６４）において
論理１の出力を出力端子２に水平同期信号（ＨＳync)を
出力するとともに、それの入力端子ＬＩＮに供給された
数値が、ピクセル比較回路５中に予め設定してある数値
（例えば８５７）の場合に、論理１のリセット信号ＨＣ
ＡＲＲＹ（図４中のＨＣＡＲＲＹ参照）を出力端子ＨＣ
ＡＲＲＹからピクセルカウンタ４のリセット端子ＨＣＡ
ＲＲＹに与える。それで、前記したピクセルカウンタ４
とピクセル比較回路５とからなる一巡の回路配置中のピ
クセルカウンタ４は、前記したリセット信号ＬＣＲＳ
Ｔが論理１の状態の１クロック期間の次の１クロック期
間の出力ＬＯＵＴを計数値０とし、前記したリセット
信号ＬＣＲＳＴが論理０の状態で、かつ、論理１のリセ
ット信号ＨＣＡＲＲＹの状態の１クロック期間の次の１
クロック期間の出力ＬＯＵＴを計数値０とし、前記し
たリセット信号ＬＣＲＳＴが論理０の状態で、かつリセ
ット信号ＨＣＡＲＲＹが論理０の状態の１クロック期間
の次の１クロック期間の出力ＬＯＵＴとして、「直前の
１クロック期間におけるＬＯＵＴの計数値＋１の計数
値」を出力するように動作する（図４におけるＬＣＲＳ
Ｔ，ＬＯＵＴ，ＨＣＡＲＲＹを参照）。
【００１０】それで、図３に示す水平同期結合装置で
は、入力端子１に水平同期信号ＨＨが全く供給されてい
ない状態においてはピクセルカウンタ４は０から８５７
までの計数動作を繰返して行ない、また、入力端子１に
供給された水平同期信号ＨＨの立上がりによりリセット
されてピクセルカウンタの計数値が０にされるという動
作を行なうことになる。前記の点を図４を参照して具体
的に説明すると次のとおりである。図４に例示した例に
おいて、時間軸上の位置を指示するために便宜上記載し
てある図４の最上部の参照数字１〜２２中で、入力端子
１に供給された水平同期信号ＨＨが、参照数字２で示す
１クロック期間の途中でローレベルの状態からハイレベ
ルの変化したことにより、リセット信号ＬＣＲＳＴが参
照数字３で示す１クロック期間にハイレベルの状態にな
るが、この場合は前記したのケースに該当しているの
で、リセット信号ＬＣＲＳＴが論理１の状態になった参
照数字３で示す１クロック期間の次の参照数字４で示す
１クロック期間におけるピクセルカウンタ４の出力ＬＯ
ＵＴは計数値０となる。
は、入力端子１に水平同期信号ＨＨが全く供給されてい
ない状態においてはピクセルカウンタ４は０から８５７
までの計数動作を繰返して行ない、また、入力端子１に
供給された水平同期信号ＨＨの立上がりによりリセット
されてピクセルカウンタの計数値が０にされるという動
作を行なうことになる。前記の点を図４を参照して具体
的に説明すると次のとおりである。図４に例示した例に
おいて、時間軸上の位置を指示するために便宜上記載し
てある図４の最上部の参照数字１〜２２中で、入力端子
１に供給された水平同期信号ＨＨが、参照数字２で示す
１クロック期間の途中でローレベルの状態からハイレベ
ルの変化したことにより、リセット信号ＬＣＲＳＴが参
照数字３で示す１クロック期間にハイレベルの状態にな
るが、この場合は前記したのケースに該当しているの
で、リセット信号ＬＣＲＳＴが論理１の状態になった参
照数字３で示す１クロック期間の次の参照数字４で示す
１クロック期間におけるピクセルカウンタ４の出力ＬＯ
ＵＴは計数値０となる。
【００１１】また、参照数字５〜１１、１４〜１８で示
されている各１クロック期間については、前記したの
ケースに該当しているので、前記の各１クロック期間の
次の１クロック期間（参照数字６〜１２、１５〜１９）
におけるピクセルカウンタ４の出力ＬＯＵＴは「直前の
１クロック期間におけるＬＯＵＴの計数値＋１の計数
値」を出力し、さらに参照数字１２及び参照数字１９で
示されている各１クロック期間については、前記した
のケースに該当しているので、論理１のリセット信号Ｈ
ＣＡＲＲＹの状態の１クロック期間の次の１クロック期
間（参照数字１３及び参照数字２０の１クロック期間）
におけるピクセルカウンタ４出力ＬＯＵＴは計数値０と
なる。
されている各１クロック期間については、前記したの
ケースに該当しているので、前記の各１クロック期間の
次の１クロック期間（参照数字６〜１２、１５〜１９）
におけるピクセルカウンタ４の出力ＬＯＵＴは「直前の
１クロック期間におけるＬＯＵＴの計数値＋１の計数
値」を出力し、さらに参照数字１２及び参照数字１９で
示されている各１クロック期間については、前記した
のケースに該当しているので、論理１のリセット信号Ｈ
ＣＡＲＲＹの状態の１クロック期間の次の１クロック期
間（参照数字１３及び参照数字２０の１クロック期間）
におけるピクセルカウンタ４出力ＬＯＵＴは計数値０と
なる。
【００１２】
【発明が解決しようとする課題】前記した図４に示して
ある例において、前記したのケースに該当している参
照数字１９で示すクロック期間の次の１クロック期間
（参照数字２０で示す１クロック期間）におけるピクセ
ルカウンタ４の出力ＬＯＵＴは計数値０となるが、前記
のようにピクセルカウンタ４の出力ＬＯＵＴの計数値が
０とされた参照数字２０で示す１クロック期間に、図４
中に示すようにリセット信号ＬＣＲＳＴが論理１の状態
になると、参照数字２０で示す１クロック期間は前記し
たのケースに該当することになるために、前記のよう
にリセット信号ＬＣＲＳＴが論理１の状態になった参照
数字２０で示されている１クロック期間の次の１クロッ
ク期間（参照数字２１で示されている１クロック期間）
の出力ＬＯＵＴも計数値０となり、連続する２クロック
期間においてピクセルカウンタ４の出力ＬＯＵＴの計数
値が０となることが生じる。
ある例において、前記したのケースに該当している参
照数字１９で示すクロック期間の次の１クロック期間
（参照数字２０で示す１クロック期間）におけるピクセ
ルカウンタ４の出力ＬＯＵＴは計数値０となるが、前記
のようにピクセルカウンタ４の出力ＬＯＵＴの計数値が
０とされた参照数字２０で示す１クロック期間に、図４
中に示すようにリセット信号ＬＣＲＳＴが論理１の状態
になると、参照数字２０で示す１クロック期間は前記し
たのケースに該当することになるために、前記のよう
にリセット信号ＬＣＲＳＴが論理１の状態になった参照
数字２０で示されている１クロック期間の次の１クロッ
ク期間（参照数字２１で示されている１クロック期間）
の出力ＬＯＵＴも計数値０となり、連続する２クロック
期間においてピクセルカウンタ４の出力ＬＯＵＴの計数
値が０となることが生じる。
【００１３】前記のような不具合いは、電源電圧の変動
や、温度変化によってフェーズ・ロックド・ループ６の
動作状態が僅かに変化することにより、入力の水平同期
信号ＨＨの立上がりの時間位置とクロック信号の立上が
りの時間位置とが殆ど同じになることにより生じる。そ
して、前記のようにピクセルカウンタ４の出力ＬＯＵＴ
の計数値が連続する２クロック期間において０となるこ
とが生じると、本来、出力端子２に出力される水平同期
信号が、常に８５８クロック周期のものとなっている筈
なのに、出力端子２に出力される水平同期信号の周期
が、８５７クロック周期→８５９クロック周期→８５８
クロック周期→８５７クロック周期→のように順次の水
平同期信号周期が変動することになり、画像中にジッタ
を生じさせることになる。それで、前記のような問題を
生じない水平同期結合装置の出現が求められた。
や、温度変化によってフェーズ・ロックド・ループ６の
動作状態が僅かに変化することにより、入力の水平同期
信号ＨＨの立上がりの時間位置とクロック信号の立上が
りの時間位置とが殆ど同じになることにより生じる。そ
して、前記のようにピクセルカウンタ４の出力ＬＯＵＴ
の計数値が連続する２クロック期間において０となるこ
とが生じると、本来、出力端子２に出力される水平同期
信号が、常に８５８クロック周期のものとなっている筈
なのに、出力端子２に出力される水平同期信号の周期
が、８５７クロック周期→８５９クロック周期→８５８
クロック周期→８５７クロック周期→のように順次の水
平同期信号周期が変動することになり、画像中にジッタ
を生じさせることになる。それで、前記のような問題を
生じない水平同期結合装置の出現が求められた。
【００１４】
【課題を解決するための手段】本発明は、第１のピクセ
ルレートを有する第１の画像信号と、前記第１のピクセ
ルレートとは異なる第２のピクセルレートを有する第２
の画像信号との２つの画像信号の水平同期結合装置にお
いて、前記第１のピクセルレートの１／Ｊ倍（Ｊは自然
数）の周波数を有する第１の基準の周期性信号を、周波
数を１／Ｎ倍（Ｎは自然数）にして第１の水平同期信号
を得る手段と、前記第１の水平同期信号の周波数をＭ倍
（Ｍは自然数）にして、前記第２のピクセルレートのＫ
倍（Ｋは自然数）の周波数を有する第２の基準の周期性
信号を得る手段と、前記第２の基準の周期性信号を用い
て行われる自走による次の計数動作、即ち、０からＭ−
１までインクリメントした後０にリセットされ、再びＭ
−１までインクリメントすることをくり返す計数動作に
より、前記第２の基準の周期性信号を、周波数を１／Ｍ
倍にして第２の水平同期信号を生成するカウンタと、前
記第１の水平同期信号の立ち上がりまたは立ち下がりに
起因して、前記カウンタを０にリセットするリセット信
号の発生手段と、前記カウンタが自走で０にリセットさ
れた後の次の前記第２の基準の周期性信号の１周期の間
に発生した前記リセット信号を無効とする手段と、を備
えたことを特徴とする水平同期結合装置、を提供するも
のである。
ルレートを有する第１の画像信号と、前記第１のピクセ
ルレートとは異なる第２のピクセルレートを有する第２
の画像信号との２つの画像信号の水平同期結合装置にお
いて、前記第１のピクセルレートの１／Ｊ倍（Ｊは自然
数）の周波数を有する第１の基準の周期性信号を、周波
数を１／Ｎ倍（Ｎは自然数）にして第１の水平同期信号
を得る手段と、前記第１の水平同期信号の周波数をＭ倍
（Ｍは自然数）にして、前記第２のピクセルレートのＫ
倍（Ｋは自然数）の周波数を有する第２の基準の周期性
信号を得る手段と、前記第２の基準の周期性信号を用い
て行われる自走による次の計数動作、即ち、０からＭ−
１までインクリメントした後０にリセットされ、再びＭ
−１までインクリメントすることをくり返す計数動作に
より、前記第２の基準の周期性信号を、周波数を１／Ｍ
倍にして第２の水平同期信号を生成するカウンタと、前
記第１の水平同期信号の立ち上がりまたは立ち下がりに
起因して、前記カウンタを０にリセットするリセット信
号の発生手段と、前記カウンタが自走で０にリセットさ
れた後の次の前記第２の基準の周期性信号の１周期の間
に発生した前記リセット信号を無効とする手段と、を備
えたことを特徴とする水平同期結合装置、を提供するも
のである。
【００１５】
【作用】ＶＧＡから出力された第１の画像信号の第１の
ピクセルレート２５.１７５ＭＨｚと関連する第１の基
準の周期性信号１２.５８７５ＭＨｚを、１／８００に
分周して第１の水平同期信号を得て、それを８５８逓倍
して第２の画像信号の第２のピクセルレート１３.５Ｍ
Ｈｚと関連する第２の基準の周期性信号を得る。前記し
た第２のピクセルレートと関連する第２の基準の周期性
信号を、自走により８５８の計数値に達した状態（即ち
０から８５７までインクリメントした状態）でカウンタ
内で発生する第１のリセット信号によりリセットするカ
ウンタによって１／８５８に分周する。前記した第１の
水平同期信号の先頭の時間位置で、前記のカウンタをリ
セットするリセット信号の発生回路で発生されたリセッ
ト信号で前記のカウンタをリセットさせる。前記のカウ
ンタが自走により８５８の計数値に達して（即ち０から
８５７までインクリメントして）、カウンタが自動的に
リセットした後の次の第２の基準の周期性信号の１周期
の間に、前記したリセット信号の発生回路からリセット
信号が発生してカウンタに与えられた場合には、そのリ
セット信号を無効としてカウンタがリセットしないよう
にする。
ピクセルレート２５.１７５ＭＨｚと関連する第１の基
準の周期性信号１２.５８７５ＭＨｚを、１／８００に
分周して第１の水平同期信号を得て、それを８５８逓倍
して第２の画像信号の第２のピクセルレート１３.５Ｍ
Ｈｚと関連する第２の基準の周期性信号を得る。前記し
た第２のピクセルレートと関連する第２の基準の周期性
信号を、自走により８５８の計数値に達した状態（即ち
０から８５７までインクリメントした状態）でカウンタ
内で発生する第１のリセット信号によりリセットするカ
ウンタによって１／８５８に分周する。前記した第１の
水平同期信号の先頭の時間位置で、前記のカウンタをリ
セットするリセット信号の発生回路で発生されたリセッ
ト信号で前記のカウンタをリセットさせる。前記のカウ
ンタが自走により８５８の計数値に達して（即ち０から
８５７までインクリメントして）、カウンタが自動的に
リセットした後の次の第２の基準の周期性信号の１周期
の間に、前記したリセット信号の発生回路からリセット
信号が発生してカウンタに与えられた場合には、そのリ
セット信号を無効としてカウンタがリセットしないよう
にする。
【００１６】
【実施例】以下、添付図面を参照して本発明の水平同期
結合装置の具体的な内容を詳細に説明する。図１は本発
明の水平同期結合装置の構成例を示すブロック図、図２
は図１に示す水平同期結合装置の動作説明のための信号
の説明図、図３は従来の問題点を説明するための水平同
期結合装置の構成例を示すブロック図、図４は図３に示
す水平同期結合装置の動作説明のための信号の説明図で
ある。図１に示す本発明の水平同期結合装置において
（ここでは、１５．７３４ＫＨｚの水平同期信号に２つ
の信号を水平同期結合するものとする）、１はＶＧＡコ
ントローラ（図示せず）から出力された水平同期信号Ｈ
Ｈ（図２中のＨＨ参照）の入力端子であり、前記した入
力端子１に供給された２５.１７５ＭＨｚ／２／８００
＝１５．７３４ＫＨｚの繰返し周波数の水平同期信号Ｈ
Ｈは、立上がり検出回路３とフェーズ・ロックド・ルー
プ６とに供給されている。フェーズ・ロックド・ループ
６は、位相比較回路６１と、低域通過濾波器（ＬＰＦ）
６２と、１３.５ＭＨｚの中心発振周波数値を有する電
圧制御発振器（ＶＣＯ）６３と、分周比が８５８の分周
器６４とによる周知の一巡の自動位相制御系によって構
成されており、前記した一巡の自動位相制御系中に設け
られている電圧制御発振器６３から出力されたクロック
信号｛中心周波数が１３.５ＭＨｚのクロック信号（図
２中のＣＬＫ参照）｝が、立上がり検出回路３における
Ｄ型フリップフロップ３１のクロック端子と、Ｄ型フリ
ップフロップ３２のクロック端子と、ピクセルカウンタ
４のクロック端子、及びＤ型フリップフロップ７のクロ
ック端子とに供給されている。前記した立上がり検出回
路３におけるＤ型フリップフロップ３１のデータ端子に
は、既述の入力端子１から１５．７３４ＫＨｚの繰返し
周波数の水平同期信号ＨＨが供給されている。
結合装置の具体的な内容を詳細に説明する。図１は本発
明の水平同期結合装置の構成例を示すブロック図、図２
は図１に示す水平同期結合装置の動作説明のための信号
の説明図、図３は従来の問題点を説明するための水平同
期結合装置の構成例を示すブロック図、図４は図３に示
す水平同期結合装置の動作説明のための信号の説明図で
ある。図１に示す本発明の水平同期結合装置において
（ここでは、１５．７３４ＫＨｚの水平同期信号に２つ
の信号を水平同期結合するものとする）、１はＶＧＡコ
ントローラ（図示せず）から出力された水平同期信号Ｈ
Ｈ（図２中のＨＨ参照）の入力端子であり、前記した入
力端子１に供給された２５.１７５ＭＨｚ／２／８００
＝１５．７３４ＫＨｚの繰返し周波数の水平同期信号Ｈ
Ｈは、立上がり検出回路３とフェーズ・ロックド・ルー
プ６とに供給されている。フェーズ・ロックド・ループ
６は、位相比較回路６１と、低域通過濾波器（ＬＰＦ）
６２と、１３.５ＭＨｚの中心発振周波数値を有する電
圧制御発振器（ＶＣＯ）６３と、分周比が８５８の分周
器６４とによる周知の一巡の自動位相制御系によって構
成されており、前記した一巡の自動位相制御系中に設け
られている電圧制御発振器６３から出力されたクロック
信号｛中心周波数が１３.５ＭＨｚのクロック信号（図
２中のＣＬＫ参照）｝が、立上がり検出回路３における
Ｄ型フリップフロップ３１のクロック端子と、Ｄ型フリ
ップフロップ３２のクロック端子と、ピクセルカウンタ
４のクロック端子、及びＤ型フリップフロップ７のクロ
ック端子とに供給されている。前記した立上がり検出回
路３におけるＤ型フリップフロップ３１のデータ端子に
は、既述の入力端子１から１５．７３４ＫＨｚの繰返し
周波数の水平同期信号ＨＨが供給されている。
【００１７】前記のＤ型フリップフロップ３１のＱ出力
端子からの出力信号は、Ｄ型フリップフロップ３２のデ
ータ端子とアンド回路３３とに供給されており、また、
前記したＤ型フリップフロップ３２のＱバー出力端子か
らの出力信号は、前記したアンド回路３３に供給されて
いる。それで、前記した立上がり検出回路３におけるア
ンド回路３３からは、前記した入力端子１に供給されて
いる水平同期信号ＨＨの立上がりの時点に立上がり、ク
ロック信号の１周期と対応するパルス巾のリセット信号
ＬＣＲＳＴ（図２中のＬＣＲＳＴ参照）を出力して、そ
れをピクセルカウンタ４のリセット端子ＬＣＲＳＴに供
給する。前記のピクセルカウンタ４は、前記したフェー
ズ・ロックド・ループ６中の電圧制御発振器６３から出力
されたクロック信号｛中心周波数が１３.５ＭＨｚのク
ロック信号(図２中のＣＬＫ参照)｝を被計数信号として
計数動作を行なって計数値を出力端子ＬＯＵＴからピク
セル比較回路５の入力端子ＬＩＮに供給する。
端子からの出力信号は、Ｄ型フリップフロップ３２のデ
ータ端子とアンド回路３３とに供給されており、また、
前記したＤ型フリップフロップ３２のＱバー出力端子か
らの出力信号は、前記したアンド回路３３に供給されて
いる。それで、前記した立上がり検出回路３におけるア
ンド回路３３からは、前記した入力端子１に供給されて
いる水平同期信号ＨＨの立上がりの時点に立上がり、ク
ロック信号の１周期と対応するパルス巾のリセット信号
ＬＣＲＳＴ（図２中のＬＣＲＳＴ参照）を出力して、そ
れをピクセルカウンタ４のリセット端子ＬＣＲＳＴに供
給する。前記のピクセルカウンタ４は、前記したフェー
ズ・ロックド・ループ６中の電圧制御発振器６３から出力
されたクロック信号｛中心周波数が１３.５ＭＨｚのク
ロック信号(図２中のＣＬＫ参照)｝を被計数信号として
計数動作を行なって計数値を出力端子ＬＯＵＴからピク
セル比較回路５の入力端子ＬＩＮに供給する。
【００１８】前記のピクセル比較回路５では、それの入
力端子ＬＩＮに供給された数値が、ピクセル比較回路５
中に予め設定してある数値（例えば０〜６４）において
論理１の出力を出力端子２に水平同期信号（ＨＳync)を
出力するとともに、それの入力端子ＬＩＮに供給された
数値が、ピクセル比較回路５中に予め設定してある数値
（例えば８５７）の場合に、論理１のリセット信号ＨＣ
ＡＲＲＹ（図２中のＨＣＡＲＲＹ参照）を出力端子ＨＣ
ＡＲＲＹからピクセルカウンタ４のリセット端子ＨＣＡ
ＲＲＹに与えるとともに、Ｄ型フリップフロップ７のデ
ータ端子とに供給する。前記したＤ型フリップフロップ
７では、それのデータ端子に供給された前記のリセット
信号ＨＣＡＲＲＹが１クロック周期だけ遅れた状態のリ
セット信号ＬＨＣＡＲＲＹをＱ出力端子から出力し、前
記のリセット信号ＬＨＣＡＲＲＹは、ピクセルカウンタ
４のリセット端子ＬＨＣＡＲＲＹ（図２中のＬＨＣＡＲ
ＲＹ参照）に与えられる。
力端子ＬＩＮに供給された数値が、ピクセル比較回路５
中に予め設定してある数値（例えば０〜６４）において
論理１の出力を出力端子２に水平同期信号（ＨＳync)を
出力するとともに、それの入力端子ＬＩＮに供給された
数値が、ピクセル比較回路５中に予め設定してある数値
（例えば８５７）の場合に、論理１のリセット信号ＨＣ
ＡＲＲＹ（図２中のＨＣＡＲＲＹ参照）を出力端子ＨＣ
ＡＲＲＹからピクセルカウンタ４のリセット端子ＨＣＡ
ＲＲＹに与えるとともに、Ｄ型フリップフロップ７のデ
ータ端子とに供給する。前記したＤ型フリップフロップ
７では、それのデータ端子に供給された前記のリセット
信号ＨＣＡＲＲＹが１クロック周期だけ遅れた状態のリ
セット信号ＬＨＣＡＲＲＹをＱ出力端子から出力し、前
記のリセット信号ＬＨＣＡＲＲＹは、ピクセルカウンタ
４のリセット端子ＬＨＣＡＲＲＹ（図２中のＬＨＣＡＲ
ＲＹ参照）に与えられる。
【００１９】それで、前記したピクセルカウンタ４とピ
クセル比較回路５とからなる一巡の回路配置中のピクセ
ルカウンタ４は、前記したリセット信号ＬＣＲＳＴが
論理１の状態で、かつ、リセット信号ＬＨＣＡＲＲＹが
論理０の状態のときは、次の１クロック期間の次の１ク
ロック期間の出力ＬＯＵＴを計数値０とし、前記した
リセット信号ＬＣＲＳＴが論理１の状態で、かつ、リセ
ット信号ＬＨＣＡＲＲＹが論理１の状態のときは、次の
１クロック期間の出力ＬＯＵＴとして、「直前の１クロ
ック期間におけるＬＯＵＴの計数値＋１の計数値」を出
力し、前記したリセット信号ＬＣＲＳＴが論理０の状
態で、かつ、リセット信号ＨＣＡＲＲＹが論理１の状態
の１クロック期間の次の１クロック期間の出力ＬＯＵＴ
を計数値０とし、前記したリセット信号ＬＣＲＳＴが
論理０の状態で、かつリセット信号ＨＣＡＲＲＹが論理
０の状態の１クロック期間の次の１クロック期間の出力
ＬＯＵＴとして、「直前の１クロック期間におけるＬＯ
ＵＴの計数値＋１の計数値」を出力するように動作する
（図２におけるＬＣＲＳＴ，ＬＯＵＴ，ＨＣＡＲＲＹ，
ＬＨＣＡＲＲＹを参照）。
クセル比較回路５とからなる一巡の回路配置中のピクセ
ルカウンタ４は、前記したリセット信号ＬＣＲＳＴが
論理１の状態で、かつ、リセット信号ＬＨＣＡＲＲＹが
論理０の状態のときは、次の１クロック期間の次の１ク
ロック期間の出力ＬＯＵＴを計数値０とし、前記した
リセット信号ＬＣＲＳＴが論理１の状態で、かつ、リセ
ット信号ＬＨＣＡＲＲＹが論理１の状態のときは、次の
１クロック期間の出力ＬＯＵＴとして、「直前の１クロ
ック期間におけるＬＯＵＴの計数値＋１の計数値」を出
力し、前記したリセット信号ＬＣＲＳＴが論理０の状
態で、かつ、リセット信号ＨＣＡＲＲＹが論理１の状態
の１クロック期間の次の１クロック期間の出力ＬＯＵＴ
を計数値０とし、前記したリセット信号ＬＣＲＳＴが
論理０の状態で、かつリセット信号ＨＣＡＲＲＹが論理
０の状態の１クロック期間の次の１クロック期間の出力
ＬＯＵＴとして、「直前の１クロック期間におけるＬＯ
ＵＴの計数値＋１の計数値」を出力するように動作する
（図２におけるＬＣＲＳＴ，ＬＯＵＴ，ＨＣＡＲＲＹ，
ＬＨＣＡＲＲＹを参照）。
【００２０】それで、図３に示す水平同期結合装置で
は、入力端子１に水平同期信号ＨＨが全く供給されてい
ない状態においてはピクセルカウンタ４は０から８５７
までの計数動作を繰返して行ない、また、入力端子１に
供給された水平同期信号ＨＨの立上がりによりリセット
されてピクセルカウンタの計数値が０にされるという動
作を行なうことになる。前記の点を図２を参照して具体
的に説明すると次のとおりである。図２に例示した例に
おいて、時間軸上の位置を指示するために便宜上記載し
てある図２の最上部の参照数字１〜２２中で、入力端子
１に供給された水平同期信号ＨＨが、参照数字２で示す
１クロック期間の途中でローレベルの状態からハイレベ
ルの変化したことにより、リセット信号ＬＣＲＳＴが参
照数字３で示す１クロック期間にハイレベルの状態にな
るが、この場合は前記したのケースに該当しているの
で、リセット信号ＬＣＲＳＴが論理１の状態になった参
照数字３で示す１クロック期間の次の参照数字４で示す
１クロック期間におけるピクセルカウンタ４の出力ＬＯ
ＵＴは計数値０となる。
は、入力端子１に水平同期信号ＨＨが全く供給されてい
ない状態においてはピクセルカウンタ４は０から８５７
までの計数動作を繰返して行ない、また、入力端子１に
供給された水平同期信号ＨＨの立上がりによりリセット
されてピクセルカウンタの計数値が０にされるという動
作を行なうことになる。前記の点を図２を参照して具体
的に説明すると次のとおりである。図２に例示した例に
おいて、時間軸上の位置を指示するために便宜上記載し
てある図２の最上部の参照数字１〜２２中で、入力端子
１に供給された水平同期信号ＨＨが、参照数字２で示す
１クロック期間の途中でローレベルの状態からハイレベ
ルの変化したことにより、リセット信号ＬＣＲＳＴが参
照数字３で示す１クロック期間にハイレベルの状態にな
るが、この場合は前記したのケースに該当しているの
で、リセット信号ＬＣＲＳＴが論理１の状態になった参
照数字３で示す１クロック期間の次の参照数字４で示す
１クロック期間におけるピクセルカウンタ４の出力ＬＯ
ＵＴは計数値０となる。
【００２１】また、参照数字５〜１１、１４〜１８で示
されている各１クロック期間については、前記したの
ケースに該当しているので、前記の各１クロック期間の
次の１クロック期間（参照数字６〜１２、１５〜１９）
におけるピクセルカウンタ４の出力ＬＯＵＴは「直前の
１クロック期間におけるＬＯＵＴの計数値＋１の計数
値」を出力し、さらに参照数字１２及び参照数字１９で
示されている各１クロック期間については、前記した
のケースに該当しているので、リセット信号ＨＣＡＲＲ
Ｙが論理１の状態の１クロック期間の次の１クロック期
間（参照数字１３及び参照数字２０の１クロック期間）
におけるピクセルカウンタ４出力ＬＯＵＴは計数値０と
なる。さらにまた、参照数字２０に示されている１クロ
ック期間については、前記したのケースに該当してい
るので、前記の１クロック期間の次の１クロック期間
（参照数字２１）におけるピクセルカウンタ４の出力Ｌ
ＯＵＴは「直前の１クロック期間におけるＬＯＵＴの計
数値＋１の計数値」を出力する。
されている各１クロック期間については、前記したの
ケースに該当しているので、前記の各１クロック期間の
次の１クロック期間（参照数字６〜１２、１５〜１９）
におけるピクセルカウンタ４の出力ＬＯＵＴは「直前の
１クロック期間におけるＬＯＵＴの計数値＋１の計数
値」を出力し、さらに参照数字１２及び参照数字１９で
示されている各１クロック期間については、前記した
のケースに該当しているので、リセット信号ＨＣＡＲＲ
Ｙが論理１の状態の１クロック期間の次の１クロック期
間（参照数字１３及び参照数字２０の１クロック期間）
におけるピクセルカウンタ４出力ＬＯＵＴは計数値０と
なる。さらにまた、参照数字２０に示されている１クロ
ック期間については、前記したのケースに該当してい
るので、前記の１クロック期間の次の１クロック期間
（参照数字２１）におけるピクセルカウンタ４の出力Ｌ
ＯＵＴは「直前の１クロック期間におけるＬＯＵＴの計
数値＋１の計数値」を出力する。
【００２２】前記のように本発明の水平同期結合装置で
は、前記した図２に示してある例における参照数字１９
で示すクロック期間の次の１クロック期間（参照数字２
０で示す１クロック期間）におけるピクセルカウンタ４
の出力ＬＯＵＴが計数値０とされた状態に、図２中に示
すようにリセット信号ＬＣＲＳＴが論理１の状態になっ
ても、参照数字２０で示す１クロック期間は前記した
のケースに該当することになるために、前記のようにリ
セット信号ＬＣＲＳＴが論理１の状態になった参照数字
２０で示されている１クロック期間の次の１クロック期
間（参照数字２１で示されている１クロック期間）の出
力ＬＯＵＴは計数値が１となり、連続する２クロック期
間においてピクセルカウンタ４の出力ＬＯＵＴの計数値
が０となることが生じない。
は、前記した図２に示してある例における参照数字１９
で示すクロック期間の次の１クロック期間（参照数字２
０で示す１クロック期間）におけるピクセルカウンタ４
の出力ＬＯＵＴが計数値０とされた状態に、図２中に示
すようにリセット信号ＬＣＲＳＴが論理１の状態になっ
ても、参照数字２０で示す１クロック期間は前記した
のケースに該当することになるために、前記のようにリ
セット信号ＬＣＲＳＴが論理１の状態になった参照数字
２０で示されている１クロック期間の次の１クロック期
間（参照数字２１で示されている１クロック期間）の出
力ＬＯＵＴは計数値が１となり、連続する２クロック期
間においてピクセルカウンタ４の出力ＬＯＵＴの計数値
が０となることが生じない。
【００２３】
【発明の効果】以上、詳細に説明したところから明らか
なように、本発明の水平同期結合装置は、カウンタが自
走により０からＭ−１までインクリメントして自動的に
リセットした後の次の第２の基準の周期性信号の１周期
の間に、リセット信号の発生回路からリセット信号が発
生してカウンタに与えられた場合には、そのリセット信
号を無効としてカウンタがリセットしないようにしたも
のである。よって、本発明の水平同期結合装置によれ
ば、既述した従来の水平同期結合装置でピクセルレート
の異なる２つの画像信号を合成した場合に問題になって
いた画像のジッタ発生を防止することができる。
なように、本発明の水平同期結合装置は、カウンタが自
走により０からＭ−１までインクリメントして自動的に
リセットした後の次の第２の基準の周期性信号の１周期
の間に、リセット信号の発生回路からリセット信号が発
生してカウンタに与えられた場合には、そのリセット信
号を無効としてカウンタがリセットしないようにしたも
のである。よって、本発明の水平同期結合装置によれ
ば、既述した従来の水平同期結合装置でピクセルレート
の異なる２つの画像信号を合成した場合に問題になって
いた画像のジッタ発生を防止することができる。
【図１】本発明の水平同期結合装置の構成例を示すブロ
ック図である。
ック図である。
【図２】図１に示す水平同期結合装置の動作説明のため
の信号の説明図である。
の信号の説明図である。
【図３】従来の問題点を説明するための水平同期結合装
置の構成例を示すブロック図である。
置の構成例を示すブロック図である。
【図４】図３に示す水平同期結合装置の動作説明のため
の信号の説明図である
の信号の説明図である
１…入力端子、２…出力端子、３…立上がり検出回路、
４…ピクセルカウンタ、５…ピクセル比較回路、６…フ
ェーズ・ロックド・ループ、７，３１，３２…Ｄ型フリ
ップフロップ、６１…位相比較回路、６２…低域通過濾
波器、６３…電圧制御発振器、６４…分周器、
４…ピクセルカウンタ、５…ピクセル比較回路、６…フ
ェーズ・ロックド・ループ、７，３１，３２…Ｄ型フリ
ップフロップ、６１…位相比較回路、６２…低域通過濾
波器、６３…電圧制御発振器、６４…分周器、
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12 H04N 5/265 G06T 1/00
Claims (1)
- 【請求項１】第１のピクセルレートを有する第１の画像
信号と、前記第１のピクセルレートとは異なる第２のピ
クセルレートを有する第２の画像信号との２つの画像信
号の水平同期結合装置において、 前記第１のピクセルレートの１／Ｊ倍（Ｊは自然数）の
周波数を有する第１の基準の周期性信号を、周波数を１
／Ｎ倍（Ｎは自然数）にして第１の水平同期信号を得る
手段と、 前記第１の水平同期信号の周波数をＭ倍（Ｍは自然数）
にして、前記第２のピクセルレートのＫ倍（Ｋは自然
数）の周波数を有する第２の基準の周期性信号を得る手
段と、 前記第２の基準の周期性信号を用いて行われる自走によ
る次の計数動作、即ち、０からＭ−１までインクリメン
トした後０にリセットされ、再びＭ−１までインクリメ
ントすることをくり返す計数動作により、前記第２の基
準の周期性信号を、周波数を１／Ｍ倍にして第２の水平
同期信号を生成するカウンタと、 前記第１の水平同期信号の立ち上がりまたは立ち下がり
に起因して、前記カウンタを０にリセットするリセット
信号の発生手段と、 前記カウンタが自走で０にリセットされた後の次の前記
第２の基準の周期性信号の１周期の間に発生した前記リ
セット信号を無効とする手段と、 を備えたことを特徴とする水平同期結合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05318978A JP3106828B2 (ja) | 1993-11-25 | 1993-11-25 | 水平同期結合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05318978A JP3106828B2 (ja) | 1993-11-25 | 1993-11-25 | 水平同期結合装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154637A JPH07154637A (ja) | 1995-06-16 |
| JP3106828B2 true JP3106828B2 (ja) | 2000-11-06 |
Family
ID=18105126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05318978A Expired - Fee Related JP3106828B2 (ja) | 1993-11-25 | 1993-11-25 | 水平同期結合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106828B2 (ja) |
-
1993
- 1993-11-25 JP JP05318978A patent/JP3106828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07154637A (ja) | 1995-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6118279A (ja) | 順次走査ビデオ・プロセツサ | |
| KR100238287B1 (ko) | 프레임 동기 장치 및 그 방법 | |
| JPS6184183A (ja) | 順次走査ビデオ・プロセツサ | |
| KR100835035B1 (ko) | 신호 처리장치 및 방법 | |
| JPH0218633B2 (ja) | ||
| JP3106828B2 (ja) | 水平同期結合装置 | |
| US7710501B1 (en) | Time base correction and frame rate conversion | |
| US5036293A (en) | Oscillator for use with video signal time scaling apparatus | |
| JP3911862B2 (ja) | ピクセルクロック信号生成装置および同期信号生成装置 | |
| US7327401B2 (en) | Display synchronization signal generation apparatus and method in analog video signal receiver | |
| US4701800A (en) | Scanning line position control system for shifting the position of scanning lines to improve photographic reproduction quality | |
| US7002634B2 (en) | Apparatus and method for generating clock signal | |
| US5534939A (en) | Digital video clock generation system | |
| JP3118809B2 (ja) | 同期回路 | |
| JP3353372B2 (ja) | 液晶表示装置 | |
| JP2846858B2 (ja) | ２次元／３次元映像変換装置 | |
| JPH0832833A (ja) | ビデオシステムパルス生成回路 | |
| JP3019310B2 (ja) | 自動周波数制御回路 | |
| JP2573727B2 (ja) | ビデオ信号用ｐｌｌ回路 | |
| JPH08205078A (ja) | 同期信号発生回路 | |
| JP3129866B2 (ja) | アスペクト比変換装置 | |
| JPS61198984A (ja) | 画像記憶装置の制御回路 | |
| WO1992013332A1 (en) | Apparatus for processing video image | |
| JPH0759052A (ja) | 自動周波数追従装置 | |
| JPS6161755B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130908 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |