JP2000322150A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
路全体を同期回路として取り扱うことができる半導体集
積回路装置を提供する。 【解決手段】 半導体集積回路装置は、データパス回路
1及びCPUコア2が搭載され、システムクロック信号
f1を供給する基準クロック回路7、及び、CPU入力
クロック信号f3を供給するPLL回路3を有する。P
LL回路3は、スキュー調整することで、CPU出力ク
ロック信号f2をシステムクロック信号f1に同期させ
る。
Description
置に係り、より詳細には、回路全体の動作を同期化する
回路構成に関するものである。
路規模の拡大や高速化や開発作業の容易さ等の点から、
全体を同期回路として構成することが望まれている。
各信号のタイムチャートである。映像信号処理回路は、
例えば映像信号サンプリング回路として構成され、基準
クロック信号に基づいて映像信号をサンプリングし、後
段の回路が処理しやすいように基準クロック信号と共に
サンプリングした映像信号を出力する。映像信号サンプ
リング回路は、入力する入力クロックと出力する出力ク
ロックとの間で位相差がない。このようなサンプリング
回路やこれを処理するための信号処理回路(以下、デー
タパス回路と呼ぶ)のみが複数存在するシステムでは、
基準クロック信号に基づいてそのまま同期化設計するこ
とができる。
れるCPUは、入力クロック信号と出力クロック信号と
の間で位相差があり、その位相差については定義されて
いない。図5は、一般的にCPUで取り扱われる各種信
号のタイムチャートである。コンピュータシステムで
は、CPUの出力クロック信号を基準にして、各種信号
の動作タイミングが規定されており、このため、CPU
が複数存在するシステムでは、そのまま同期化設計する
ことができない。
L回路内の位相調整方法が記載され、CPUにPLL回
路を内蔵することが不可欠であると述べられている。ま
た、特開平5−32468号公報には、CPUの入力ク
ロック信号と出力クロック信号との位相を合わせる方法
が記載されている。
回路の使用方法やCPUへのクロック供給方法であり、
データパス回路及びCPUが複数存在する回路全体のシ
ステムを同期化設計する方法は、述べられていない。図
6は、上記公報の技術を応用した従来の半導体集積回路
装置のブロック図である。
回路1及びCPUコア2が1つづつ搭載され、回路全体
にシステムクロック信号f1を供給する単一の基準クロ
ック回路7、システムクロック信号f1に基づいてCP
U入力クロック信号f3を発振するPLL回路3、外部
インターフェイス6、内部データバスを介して各回路と
の間でデータの送受信をするUDL部4(ユーザ・デー
タ・ロジック)で構成される。UDL部4は、クロック
入力Ickに供給されるクロックに基づいて動作しUD
L機能がある2つのUDL回路5、UDL回路5へのク
ロック制御をするクロック乗換え回路8で構成される。
UDL部4では、クロック乗換え回路8がデータパス回
路1に対してはCPU入力クロック信号f3、CPUコ
ア2に対してはCPU出力クロック信号f2に基づい
て、UDL回路5のクロック制御をすることで、外部イ
ンターフェイス6との間でデータを送受信する。データ
パス回路1は、PLL回路3から供給されるCPU入力
クロック信号f3を、必要に応じてデータ処理に使用す
る。
に任意の位相差がある2つのクロックが夫々のUDL回
路5のクロック入力Ickに供給されるので、両者のク
ロックを制御するクロック乗換え回路8を必要とする。
このため、回路規模が大きくなる。また、非同期回路構
成であるので、シュミレーションを含めたLSI開発作
業が煩雑となる。
する問題点を解決するためになされたものであり、デー
タパス回路及びCPUが複数存在する回路全体を同期回
路として取り扱うことができる半導体集積回路装置を提
供することを目的とする。
め、本発明の半導体集積回路装置は、基準クロック信号
で作動する第1の信号処理回路と、前記基準クロック信
号に基づいて第1のクロック信号を生成するPLL回路
と、前記第1のクロック信号に基づいて第2のクロック
信号を生成し、該第2のクロック信号に基づいて作動す
る第2の信号処理回路とを備える半導体集積回路装置で
あって、前記PLL回路は、前記第2のクロック信号を
フィードバック入力し、前記基準クロック信号と前記第
2のクロック信号との位相差を零にするように前記第1
のクロック信号を出力することを特徴とする。
制御をするクロック乗換え回路を要しないので、回路規
模が小さくなる。
2の信号処理回路がCPUであり、前記第2のクロック
信号で作動して前記CPUとの間で信号を受け渡す第3
の信号処理装置を更に備えること、前記第1の信号処理
回路が、前記基準信号に基づいて映像信号をサンプリン
グする映像信号サンプリング回路であること、前記第1
の信号処理回路および前記第2の信号処理回路の組が複
数組配設されること、又は、前記基準クロック信号で作
動して前記映像信号サンプリング回路の出力を受信する
第4の信号処理回路を更に備え、該第4の信号処理回路
が前記第3の信号処理回路との間で信号を受け渡すこと
もできる。
のクロック信号との間に実質的に位相差を有することも
本発明の好ましい態様である。この場合、回路全体を同
期回路として取り扱うことができる。
前記第1のクロック信号が前記基準クロック信号の逓倍
信号であることも好ましい。この場合、動作クロック周
波数の異なるCPUを複数搭載することができる。
置について図面を参照して更に詳細に説明する。図1
は、本発明の第1実施形態例の半導体集積回路装置のブ
ロック図である。本実施形態例の半導体集積回路装置で
は、データパス回路1及びCPUコア2が1つづつ搭載
され、外部インターフェイス6を介してデータが送受信
される。PLL回路3は、入力するクロックに基づいて
N逓倍のクロックを発振する。また、半導体集積回路装
置を構成する各回路には、公知なものが採用されるの
で、各回路の回路構成の説明は省略する。
ータパス回路1、CPUコア2、PLL回路3、UDL
部4、2つの外部インターフェイス6、基準クロック回
路7、及び、内部データバス11〜15で構成される。
UDL部4は、UDL機能がある2つのUDL回路5で
構成される。UDL回路5は、クロック入力Ickに入
力されるクロックに基づいて動作し、内部データバスを
介して相互の回路間でデータを送受信する。
信号f1をデータパス回路1のクロック入力Ick、及
び、PLL回路3の基準クロック入力Irに供給する。
CPUコア2は、クロック出力OckからCPU出力ク
ロック信号f2を夫々のUDL回路5のクロック入力I
ck、及び、PLL回路3の比較クロック入力Icに供
給する。PLL回路3は、システムクロック信号f1と
同一周波数でスキュー調整したCPU入力クロック信号
f3を発振して、発振クロック出力OfからCPUコア
2のクロック入力Ickに供給する。UDL部4は、シ
ステムクロック信号f1とCPU出力クロック信号f2
とがスキュー調整されることで、システムクロック信号
f1に同期して動作する。
図2は、図1のCPUコア2で入出力する各クロックの
タイムチャートである。PLL回路3は、基準クロック
入力Irに供給されたシステムクロック信号f1をN逓
倍して発振し、比較クロック入力Icに供給されたCP
U出力クロック信号f2と比較し、両者の位相が一致す
るように発振を調整する。
テムクロック信号f1のみに基づいて動作する同期回路
として取り扱うことができる。
集積回路装置のブロック図である。本実施形態例の半導
体集積回路装置は、互いに動作クロック周波数の異なる
CPUコア2が1つづつ搭載されている点において、先
の実施形態例とは異なる。
データパス回路1、システムクロック信号f1と同一周
波数で動作する第1のCPUコア3を有するCPU回路
8、及び、システムクロック信号f1の2倍周波数で動
作する第2のCPUコア3を有するCPU回路9が搭載
されている。
動作クロック周波数は異なるが、夫々のPLL回路3が
スキュー調整することで、夫々のCPU出力クロック信
号f2は、システムクロック信号f1に同期する。
波数の異なるCPUコアを有するCPU回路が複数搭載
される際にも、回路全体をシステムクロック信号f1の
みに基づいて動作する同期回路として取り扱うことがで
きる。
づいて説明したが、本発明の半導体集積回路装置は、上
記実施形態例の構成にのみ限定されるものでなく、上記
実施形態例の構成から種々の修正及び変更を施した半導
体集積回路装置も、本発明の範囲に含まれる。
積回路装置では、データパス回路及びCPUが複数存在
する回路全体を同期回路として取り扱うことができるの
で、回路設計やテストやシュミレーション等を含めた開
発作業が容易になる。
のブロック図である。
タイムチャートである。
のブロック図である。
イムチャートである。
ムチャートである。
る。
Claims (7)
- 【請求項1】 基準クロック信号で作動する第1の信号
処理回路と、前記基準クロック信号に基づいて第1のク
ロック信号を生成するPLL回路と、前記第1のクロッ
ク信号に基づいて第2のクロック信号を生成し、該第2
のクロック信号に基づいて作動する第2の信号処理回路
とを備える半導体集積回路装置であって、 前記PLL回路は、前記第2のクロック信号をフィード
バック入力し、前記基準クロック信号と前記第2のクロ
ック信号との位相差を零にするように前記第1のクロッ
ク信号を出力することを特徴とする半導体集積回路装
置。 - 【請求項2】 前記第2の信号処理回路がCPUであ
り、前記第2のクロック信号で作動して前記CPUとの
間で信号を受け渡す第3の信号処理装置を更に備える、
請求項1に記載の半導体集積回路装置。 - 【請求項3】 前記第1の信号処理回路が、前記基準信
号に基づいて映像信号をサンプリングする映像信号サン
プリング回路である、請求項2に記載の半導体集積回路
装置。 - 【請求項4】 前記第1の信号処理回路および前記第2
の信号処理回路の組が複数組配設される、請求項1〜3
の何れかに記載の半導体集積回路装置。 - 【請求項5】 前記基準クロック信号で作動して前記映
像信号サンプリング回路の出力を受信する第4の信号処
理回路を更に備え、該第4の信号処理回路が前記第3の
信号処理回路との間で信号を受け渡す、請求項3に記載
の半導体集積回路装置。 - 【請求項6】 前記第1のクロック信号と前記第2のク
ロック信号との間に実質的に位相差を有する、請求項1
〜5の何れかに記載の半導体集積回路装置。 - 【請求項7】 前記第1のクロック信号は、前記基準ク
ロック信号の逓倍信号である、請求項1〜6の何れかに
記載の半導体集積回路装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008233304A (ja) * | 2007-03-19 | 2008-10-02 | Mitsubishi Electric Corp | 画像データ処理装置 |
US7483173B2 (en) | 2005-03-10 | 2009-01-27 | Kabushiki Kaisha Toshiba | Data processor having a synchronizing function of a plurality of chips |
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US5355037A (en) * | 1992-06-15 | 1994-10-11 | Texas Instruments Incorporated | High performance digital phase locked loop |
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US5565816A (en) * | 1995-08-18 | 1996-10-15 | International Business Machines Corporation | Clock distribution network |
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TW320701B (ja) * | 1996-05-16 | 1997-11-21 | Resilience Corp | |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7483173B2 (en) | 2005-03-10 | 2009-01-27 | Kabushiki Kaisha Toshiba | Data processor having a synchronizing function of a plurality of chips |
JP2008233304A (ja) * | 2007-03-19 | 2008-10-02 | Mitsubishi Electric Corp | 画像データ処理装置 |
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