JP2002258979A

JP2002258979A - 高速信号回路

Info

Publication number: JP2002258979A
Application number: JP2001061876A
Authority: JP
Inventors: Hideyuki Tachibana; 秀雪橘
Original assignee: NEC System Technologies Ltd
Current assignee: NEC Solution Innovators Ltd
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2002-09-13
Anticipated expiration: 2021-03-06
Also published as: JP3542973B2

Abstract

(57)【要約】【課題】低速な同期信号を分配することによって、同
期バスの動作周波数を高速に維持し、基板配線からの輻
射ノイズへの対策を不要にする。【解決手段】各ＬＳＩ2,3,4が備える内部クロック生
成回路11,12,13は、内部クロックを発振する準備が完了
すると、クロック同期信号生成回路14へ発振準備完了信
号CLK_EN1,2,3を送信する。すると、クロック同期信号
生成回路14は各ＬＳＩ2,3,4へ低速のクロック同期信号S
YNC_PULSEを送信する。これにより、各ＬＳＩ2,3,4の内
部クロック生成回路11,12,13は、クロック同期信号SYNC
_PULSEに同期して、各水晶発振子8,9,10の信号を逓倍し
た高速のバスクロック信号CLK1,2,3を生成して共通の同
期バス１へ送信する。従って、各ＬＳＩ2,3,4が接続さ
れる同期バス１の動作周波数は高速のまま、信号線を流
れるクロック同期信号SYNC_PULSEは低速となるので、基
板からの輻射ノイズを低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一バスに接続さ
れる複数のＬＳＩからなるモジュールシステムの信号同
期化を図る信号同期化技術に関し、特に、低速クロック
同期信号により高速クロック信号の同期化を行いＬＳＩ
の高速クロック信号を生成する高速信号回路に関する。

【０００２】

【従来の技術】従来、複数のモジュールのクロック信号
を同期化させる技術は、例えば、実開平01-27722号公報
などに開示されている。この技術は、複数のモジュール
が共通バスによって接続されており、所定の周波数のク
ロック信号をそれぞれのモジュールに入力して、それぞ
れのモジュール毎に同期用周波数に逓倍することによっ
てクロック信号の同期化を図っている。また、特開2000
-207050号公報には、複数のＬＳＩからなるシステムに
おいて、特定周波数のイネーブル信号を発生して、この
イネーブル信号に基づいて基準信号を生成し、さらに、
基準信号に基づいてシステムの内部クロック信号を発生
させている。これによって、複数のＬＳＩで使用するク
ロックパルス間の信号を同期化することができる。

【０００３】図５は、従来技術における高速信号回路の
ブロック構成図である。図５において、共通の同期バス
２１に接続されている複数のＬＳＩ２２、２３、２４の
信号を高速且つ同期化して動作させるために、それぞれ
のＬＳＩ２２、２３、２４のバスインタフェース２５、
２６、２７にて、同時に立ち上がりエッジが到達するよ
うな低スキューのクロック信号(EX_CLK1,2,3)を、クロ
ック信号生成回路２８から与えている。また、各ＬＳＩ
２２、２３、２４へ分配される各クロック信号EX_CLK1,
EX_CLK2, EX_CLK3の伝播遅延時間を同じにするため
に、クロック信号生成回路２８から各ＬＳＩ２２，２
３、２４までのクロック信号線の長さを調節している。
つまり、現実には、クロック信号(EX_CLK1,2,3)は基板
上のパターンを通して供給されるので、各クロック信号
EX_CLK1, EX_CLK2, EX_CLK3を同期させるために、クロ
ック信号(EX_CLK1,2,3)の伝播遅延時間を考慮して、ク
ロック信号生成回路２８から各ＬＳＩ２２、２３、２４
へのパターン長をそれぞれ等しい長さになるように調整
している。

【０００４】

【発明が解決しようとする課題】しかしながら、クロッ
ク信号の立ち上がりエッジが同時に到達するような、品
質の高いクロック信号をクロック信号生成回路２８から
供給するためには、クロック信号生成回路２８内の１つ
のクロック供給ＩＣから複数のＬＳＩ２２、２３、２４
へ１対１で対応するクロック信号を分配する必要があ
り、結果的の回路が複雑となる。さらには、各ＬＳＩ２
２、２３、２４へ分配されるクロック信号の伝播遅延時
間を同じにするためにクロック信号線の長さを調節する
必要があるが、複数のＬＳＩを基板へ配置する場合、様
々な制限から各ＬＳＩを近接して配置できないため、ど
うしても高速なクロック信号のパターン配線長が数十セ
ンチにもなってしまうことがある。また、ＬＳＩの数も
１０個を越える場合もあるため、その分、信号数が増え
てしまい、各クロック信号線の長さを調節することは難
しくなる。

【０００５】さらに、高速なクロック信号は輻射ノイズ
の原因の１つとなることは一般に知られており、この対
策としてクロック信号線の途中にフィルタを追加するな
どの対策を施した基板設計が行われている。しかし、こ
のようなノイズ対策技術は特別なパターン設計のノウハ
ウが必要であり、しかも、ノイズの根絶には至っていな
い。特に、その他のバス信号は時間的インターバルがラ
ンダムであるのに対して、クロック信号は常に一定周波
数で動作しているため、ノイズのピークを作りやすいの
で、大きな輻射ノイズ発生させる要因ともなっている。

【０００６】前述の実開平01-27722号公報の技術におい
ても、所定周波数のクロック信号を発生させる信号発生
器から各モジュールまでの配線長は一般的に不均一とな
り、結果として、各モジュールに分配するクロック信号
の伝播遅延時間がばらついてしまう。従って、各モジュ
ール毎においてクロック信号の立ち上がりエッジがずれ
るので、各モジュール毎に逓倍した同期用周波数の位相
もずれてしまう虞がある。さらには、各信号線から発生
するな輻射ノイズに対する対策も前述と同様にかなり困
難である。また、前述の特開2000-207050号公報の技術
においても、基準信号に基づいて生成された内部クロッ
クを各ＬＳＩへ分配する段階において、前述と同様に各
信号配線の長さのばらつきによってクロック信号の立ち
上がりエッジがずれるという問題は依然として解消され
ない。

【０００７】本発明は、このような事情に鑑みてなされ
たものであり、その目的は、高速なクロック信号の分配
の代わりに、低速な同期信号を分配することによって、
同期バスの動作周波数を高速に維持しながら、基板から
放射される輻射ノイズへの対策を不要にする高速信号回
路を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の高速信号回路は、複数のモジュールから、
個別に、共通バスへ高速クロック信号を送信する高速信
号回路において、複数のモジュールが、外部より受信し
た低速同期信号に同期して、個別に高速クロック信号を
生成し、生成された各々の高速クロック信号を共通バス
へ送信することを特徴とする。従って、本発明の高速信
号回路によれば、各モジュールが接続される共通バスの
動作周波数は高速のまま、基板の信号線を流れる同期信
号は低速となるので、基板からの輻射ノイズを低減する
ことができる。

【０００９】また、本発明の高速信号回路は、前記発明
において、低速同期信号を生成する同期信号生成手段
と、同期信号生成手段から低速同期信号を受信して、こ
の低速同期信号に同期して高速クロック信号を生成し、
生成された高速クロック信号を共通バスへ送信する複数
のモジュールとを備えたことを特徴とする。これによ
り、信号線を流れる低速信号によって同期をとりなが
ら、モジュール内部で高速クロック信号を生成して共通
バスへ送信するので、ノイズの発生を低減することがで
き、結果的に基板のノイズ対策などが不要となる。

【００１０】また、本発明の高速信号回路は、前記発明
において、複数のモジュールは、それぞれ、低速同期信
号に同期して高速クロック信号を生成する高速クロック
生成手段を備え、この高速クロック生成手段は、水晶振
動子の発振周波数を逓倍して高速クロック信号を生成す
ることを特徴とする。すなわち、水晶振動子の発振周波
数を基準信号として、これを逓倍して高速クロック信号
を生成しているので、共通バスへ送信されるバスクロッ
ク信号の周波数安定度は極めて高い。

【００１１】また、本発明の高速信号回路は、前記発明
において、同期信号生成手段は、複数のモジュールがそ
れぞれ備える高速クロック生成手段へ一括して低速同期
信号を送信することを特徴とする。あるいは、同期信号
生成手段は、複数のモジュールがそれぞれ備える高速ク
ロック生成手段へ、１対１の対応で低速同期信号を分配
するようにしてもよい。すなわち、本発明の高速信号回
路によれば、低速同期信号を一括して各モジュールへ送
信することもできるが、この低速同期信号を分配して各
モジュールへ送信することもできる。つまり、低速同期
信号を分配して各モジュールへ送信すれば、各モジュー
ルに入力される各低速同期信号の信号間の立ち上がり波
形のスキューを減らすことができ、結果的にシステムバ
スの同期信号の品質を向上させることができる。

【００１２】また、本発明の高速信号回路は、前記発明
において、同期信号生成手段が生成する低速同期信号の
周波数は、共通バスの動作周波数より低い周波数であ
り、低速同期信号は定期的に高速クロック生成手段へ送
信されることを特徴とする。すなわち、低速同期信号を
定期的に伝達するようにすれば、高速クロック生成手段
で生成される高速クロック信号のクロックの位相ずれを
補正することができるので、結果的に、システムバスの
同期信号の品質を向上することができる。尚、前記各手
段で用いるモジュールの好適な実施形態はＬＳＩとする
ことができる。

【００１３】

【発明の実施の形態】以下、図面を用いて本発明におけ
る高速信号回路について詳細に説明する。図1は、本発
明の第１の実施の形態における高速信号回路のブロック
構成図であり、先ず、この図を用いて、本発明における
第1の実施の形態の高速信号回路について説明する。図1
に示す高速信号回路は、同期バス１に接続され、同期し
て動作する複数のＬＳＩ２、３、４と、それぞれのＬＳ
Ｉ２、３、４自身が生成するバスクロック信号(CLK1,2,
3)を同期させるためのクロック同期信号(SYNC_PULSE)を
出力するクロック同期信号生成回路１４とによって構成
されている。尚、同期バス１はバスクロック信号(CLK1,
2,3)に同期して動作するバスを示している。この実施の
形態では、説明を容易にするために３つのＬＳＩ２、
３、４を接続するシステムについて説明するが、幾つの
ＬＳＩが接続されていても動作は同じである。つまり、
この高速信号回路によるＬＳＩシステムは、クロック同
期信号生成回路１４の入出力ピン数による物理的制約以
外はＬＳＩの個数には依存されない。

【００１４】各ＬＳＩ２、３、４は、それぞれ、同期バ
ス１へ接続するためのバスインタフェース５、６、７
と、水晶振動子８、９、１０と、内部クロック生成回路
１１、１２、１３とを内蔵している。尚、各水晶振動子
８、９、１０は外付けであっても構わない。また、各水
晶振動子８、９、１０は、バスクロック信号(CLK1,2,3)
を生成する内部クロック生成回路１１、１２、１３の周
波数を決定するため、同じ周波数のものである必要があ
る。さらに、内部クロック生成回路１１、１２、１３
は、水晶振動子８、９、１０に電圧をかけて振動を増幅
し、バスクロック信号(CLK1,2,3)を生成する。このと
き、内部クロック生成回路１１、１２、１３は、周波数
を逓倍することによって水晶振動子８、９、１０の周波
数より高いバスクロック信号(CLK1,2,3)を各ＬＳＩ２、
３、４の内部で生成し、このバスクロック信号(CLK1,2,
3)をそれぞれのバスインタフェース５、６、７へ供給す
る。

【００１５】また、各内部クロック生成回路１１、１
２、１３には、それぞれ、出力ピン１つと入力ピン１つ
が設けられている。出力ピンからは、各内部クロック生
成回路１１、１２、１３の発振準備完了を示す発振準備
完了信号(CLK_EN1,2,3)が出力される。また、入力ピン
には、外部のクロック同期信号生成回路１４からクロッ
ク同期信号(SYNC_PULSE)が受信される。さらに、クロッ
ク同期信号生成回路１４は、各ＬＳＩ２、３、４が内蔵
する内部クロック生成回路１１、１２、１３が発振準備
完了したことを知れせるための発振準備完了信号(CLK_E
N1,2,3)を受信するピンを持っている。また、クロック
同期信号生成回路１４は、全てのＬＳＩ２、３、４の発
信準備完了を確認したあと、各ＬＳＩ２、３、４のバス
クロック信号(CLK1,2,3)を同じタイミングで発振させる
ためのクロック同期信号(SYNC_PULSE)を、各ＬＳＩ２、
３、４内蔵の内部クロック生成回路１１、１２、１３へ
伝えるための同期信号送信用のピンがある。

【００１６】内部クロック生成回路１１、１２、１３
は、クロック同期信号生成回路１４から受信したクロッ
ク同期信号(SYNC_PULSE)の立ち上がりを参照して、水晶
振動子８、９、１０から得られた高速バスクロックのタ
イミングを調整することにより、ＬＳＩ２、３、４ごと
に生成していたバスクロック信号(CLK1,2,3)を同期化さ
せる機能をもつ。それぞれのＬＳＩ２、３、４にて、バ
スインタフェース５、６、７にこのバスクロック信号(C
LK1,2,3)を供給することで、この同期バス１は同期して
高速動作を行うことが可能になる。

【００１７】つまり、本発明における高速信号回路のシ
ステムでは、バスクロック信号(CLK1,2,3)のバスインタ
フェース５、６，７をもつ複数のＬＳＩ２、３、４を１
つの同期バス１に接続する構成において、同期信号受信
用の入力ピンと、内部クロック生成回路１１、１２、１
３の発振準備完了の状態を示す発振準備完了信号送信用
の出力ピンとを設けた内部クロック生成回路１１、１
２，１３を、それぞれのＬＳＩ２、３、４に内蔵させて
いる。さらに、外部にクロック同期信号生成回路１４を
追加して、それぞれのＬＳＩ２、３、４の内部クロック
信号であるバスクロック信号(CLK1,2,3)を同じタイミン
グで発振させるためのクロック同期信号(SYNC_PULSE)
を、各ＬＳＩ２、３、４に伝達している。このクロック
同期信号(SYNC_PULSE)は、バスクロック信号(CLK1,2,3)
をクロックするための高速な信号ではなく、バスクロッ
ク信号(CLK1,2,3)を同期させるための低速な信号でよ
い。

【００１８】従って、クロック同期信号生成回路１４と
各内部クロック生成回路１１、１２、１３とを結ぶ信号
ラインには、低速のクロック同期信号(SYNC_PULSE)が伝
送されるので、従来より実施されているノイズ対策など
の特別な基板設計を行わなくても、基板から放射される
輻射ノイズを低減することができる。つまり、本発明に
おける高速信号回路の特徴は、複数のＬＳＩ２、３、４
が接続される同期バス１の動作周波数を低下させること
なく、基板設計のノイズ対策なしで、主に、バスクロッ
ク信号(CLK1,2,3)から発生する輻射ノイズを低減したこ
とにある。

【００１９】次に、図１に示す高速信号回路の電源投入
からの動作をタイムチャート波形を用いて説明する。図
２は、図１に示す高速信号回路の電源投入からの動作を
示すタイムチャート波形である。動作可能な電源が各Ｌ
ＳＩ２、３、４に与えられると、先ず、内部クロック生
成回路１１、１２、１３は、各ＬＳＩ２、３、４の内部
にある水晶振動子８、９、１０を使って、バスクロック
信号(CLK1,2,3)となる内部クロックの発振を準備する。
この状態では、各ＬＳＩ２、３，４のクロック信号は同
期化がされていないので、まだバスインタフェース５、
６、７には信号を供給しない。

【００２０】そして、内部クロックであるバスクロック
信号(CLK1,2,3)を発振する準備ができたあと、各ＬＳＩ
２、３，４は、それぞれの内部クロック生成回路１１、
１２、１３より発振準備完了信号（CLK_EN1、2、3）を
送信して、発振準備完了通知をクロック同期信号生成回
路１４に伝達する。尚、クロック同期信号生成回路１４
は、各ＬＳＩ２、３、４個別に発振準備完了の通知を受
信できるような、多ゲートのＡＮＤ回路の構成となって
いる。

【００２１】図２のタイムチャート波形では、内部クロ
ック生成回路１１、１２、１３の発振準備が完了したと
き、それぞれの発振準備完了信号CLK_EN1、CLK_EN 2、C
LK_EN 3は、インアクティブからアクティブに状態変化
する。このとき、図に示すように、各発振準備完了信号
CLK_EN1、CLK_EN 2、CLK_EN 3の状態変化のタイミング
は異なっている。従って、全てが状態変化したあとの時
間TAの時点で、このシステムの全てのＬＳＩ２、３、４
が発振準備を完了する。つまり、クロック同期信号生成
回路１４は、この時点TAで、各発振準備完了信号CLK_EN
1、CLK_EN2、CLK_EN3が全てアクティブになったことを
認識することができる。従って、クロック同期信号生成
回路１４は、時間TAで、各ＬＳＩ２、３、４の内部クロ
ック生成回路１１、１２、１３へクロック同期信号(SYN
C_PULSE)を伝達する。

【００２２】そして、クロック同期信号(SYNC_PULSE)を
受け取った各内部クロック生成回路１１，１２、１３
は、クロック同期信号(SYNC_PULSE)と同期するようにバ
スクロック信号(CLK1,2,3)を調整して各バスインタフェ
ース５、６，７への供給を開始する。これにより、各Ｌ
ＳＩ２、３、４の内部クロックであるバスクロック信号
(CLK1,2,3)は同期化が達成され、それらの信号を各バス
インタフェース５、６、７へ供給することにより、各Ｌ
ＳＩ２、３、４は同期したバスクロック信号CLK1, CLK
2, CLK3を同期バス1へ送信することができる。

【００２３】次に、本発明における第２の実施の形態の
高速信号回路について説明する。図３は、本発明の第２
の実施の形態における高速信号回路のブロック構成図で
ある。図３に示す第２の実施の形態の構成が図１に示す
第１の実施の形態と異なるところは、クロック同期信号
生成回路１４に各ＬＳＩ２、３、４へ１対１でクロック
同期信号(SYNC_PULSE1,2,3)を分配できるように専用ピ
ンを設けたところである。このように、クロック同期信
号(SYNC_PULSE1,2,3)を各ＬＳＩ２、３、４へ分配する
ことにより、各ＬＳＩ２、３、４に入力される各クロッ
ク同期信号SYNC_PULSE1, SYNC_PULSE2, SYNC_PULSE3の
信号間の立ち上がり波形のスキューを減らすことがで
き、結果的にシステムバスの同期信号の品質を向上させ
ることができる。

【００２４】図４は、図３に示す第２の実施の形態の高
速信号回路をさらに応用したタイムチャート波形であ
る。すなわち、図４のタイムチャート波形のクロック同
期信号(SYNC_PULSE1,2,3)のように、クロック同期信号
(SYNC_PULSE1,2,3)をバスクロック信号(CLK1,2,3)の動
作周波数より低い周波数とし、且つ定期的に伝達するよ
うにすれば、内部クロック生成回路１１、１２、１３で
生成されるバスクロック信号(CLK1,2,3)のクロックの位
相ずれを、所定のタイミング毎に補正することができる
ので、結果的にシステムバスの同期信号の品質を向上す
ることができる。

【００２５】以上述べた実施の形態は本発明を説明する
ための一例であり、本発明は、上記の実施の形態に限定
されるものではなく、発明の要旨の範囲で種々の変形が
可能である。すなわち、上記の各実施の形態は複数のＬ
ＳＩから共通の同期バスへ高速のバスクロック信号を送
信する場合について述べたが、ＬＳＩに限らず複数のモ
ジュールで生成される高速のバスクロック信号を共通の
同期バスへ送信する実施形態であっても本発明が適用さ
れることはいうまでもない。

【００２６】

【発明の効果】以上説明したように、本発明の高速信号
回路によれば、基板上の配線を伝送するクロック同期信
号を低速で動作させるようにしたので、基板の輻射ノイ
ズを低減化することができる。これにより、輻射ノイズ
対策が不要となるので、従来必要としていたフィルタ用
のフェライト部品などが不要となり、且つ、回路が簡略
化されるためにコスト低減を図ることができる。また、
基板設計においてノイズ対策などの特別なノウハウが不
要となり、結果的に基板全体のコスト低減を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における高速信号
回路のブロック構成図である。

【図２】図１に示す高速信号回路の電源投入からの動
作を示すタイムチャート波形である。

【図３】本発明の第２の実施の形態における高速信号
回路のブロック構成図である。

【図４】図３に示す第２の実施の形態の高速信号回路
をさらに応用したタイムチャート波形である。

【図５】従来技術における高速信号回路のブロック構
成図である。

【符号の説明】

１、２１同期バス２、３、４、２２、２３、２４ＬＳＩ５、６、７、２５、２６、２７バスインタフェース８、９、１０水晶振動子１１、１２、１３内部クロック生成回路１４クロック同期信号生成回路２８クロック信号生成回路 CLK_EN1、2、3 発振準備完了信号 CLK1,2,3 バスクロック信号 SYNC_PULSE クロック同期信号 EX_CLK1,2,3 クロック信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 7/04 Ｇ０６Ｆ 1/04 ３４０ＡＦターム(参考） 5B061 RR03 SS00 5B079 BC06 CC14 DD01 DD08 DD13 DD17 5J106 AA03 CC03 DD21 KK22 LL05 5K047 AA13 AA15 BB12 GG03 MM40 MM49 MM53

Claims

【特許請求の範囲】

【請求項１】複数のモジュールから、個別に、共通バ
スへ高速クロック信号を送信する高速信号回路におい
て、前記複数のモジュールが、外部より受信した低速同期信
号に同期して、個別に高速クロック信号を生成し、生成
された各々の高速クロック信号を前記共通バスへ送信す
ることを特徴とする高速信号回路。
【請求項２】低速同期信号を生成する同期信号生成手
段と、前記同期信号生成手段から低速同期信号を受信して、該
低速同期信号に同期して高速クロック信号を生成し、該
高速クロック信号を前記共通バスへ送信する複数のモジ
ュールとを備えたことを特徴とする請求項１に記載の高
速信号回路。
【請求項３】前記複数のモジュールは、それぞれ、低
速同期信号に同期して高速クロック信号を生成する高速
クロック生成手段を備え、前記高速クロック生成手段は、水晶振動子の発振周波数
を逓倍して高速クロック信号を生成することを特徴とす
る請求項２に記載の高速信号回路。
【請求項４】前記同期信号生成手段は、前記複数のモ
ジュールがそれぞれ備える高速クロック生成手段へ一括
して低速同期信号を送信することを特徴とする請求項３
に記載の高速信号回路。
【請求項５】前記同期信号生成手段は、前記複数のモ
ジュールがそれぞれ備える高速クロック生成手段へ、１
対１の対応で低速同期信号を分配することを特徴とする
請求項３に記載の高速信号回路。
【請求項６】前記同期信号生成手段が生成する低速同
期信号の周波数は、前記共通バスの動作周波数より低い
周波数であり、該低速同期信号は定期的に前記高速クロ
ック生成手段へ送信されることを特徴とする請求項２〜
請求項５の何れかに記載の高速信号回路。
【請求項７】前記モジュールはＬＳＩであることを特
徴とする請求項１〜請求項６の何れかに記載の高速信号
回路。