CN117917734A - 能够在cs降档模式下同步时钟信号的半导体存储器器件 - Google Patents

能够在cs降档模式下同步时钟信号的半导体存储器器件 Download PDF

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Abstract

一种半导体器件，包括芯片选择信号触发器，被配置为：与第一传播时钟信号同步地锁存芯片选择信号，并且输出第一芯片选择使能信号，以及与具有与第一传播时钟信号的相位相反的相位的第二传播时钟信号同步地锁存芯片选择信号，并且输出第二芯片选择使能信号；以及时钟控制电路，被配置为基于时钟信号生成第一传播时钟信号和第二传播时钟信号，并且基于第一芯片选择使能信号的使能电平和第二芯片选择使能信号的使能电平，选择性地输出第一传播时钟信号和第二传播时钟信号之一。

Description

能够在CS降档模式下同步时钟信号的半导体存储器器件
相关申请的交叉引用
本申请要求于2022年10月20日提交的韩国专利申请No.10-2022-0135709的优先权，其公开内容通过引用并入本文。
技术领域
本公开涉及一种半导体存储器器件，并且更具体地，涉及一种能够在2N模式下操作芯片选择(chip select，CS)降档(geardown)模式的半导体存储器器件。
背景技术
为了增加命令/地址的建立/保持容限(margin)，可以执行2N模式，以将命令/地址的保持时段从外部时钟信号的一个周期增加到两个周期(即，从一个时钟周期1tCK增加到两个时钟周期2tCK)。然而，当芯片选择(CS)信号在2N模式下的保持时段仅为外部时钟信号的一个时钟周期(1tCK)(如在1N模式下)时，难以增加命令/地址的建立/保持容限。因此，为了稳定2N模式下的存储器操作，引入了CS降档模式，其中CS信号的保持时段也增加到外部时钟信号的2个周期(2tCK)。
在CS降档模式下，半导体存储器器件可以接收基于内部时钟信号的命令/地址和CS信号，该内部时钟信号的频率低于外部时钟信号的频率(例如，是外部时钟信号频率的一半)。当2N模式和CS降档模式被使能时，内部时钟信号的频率低于外部时钟信号的频率，使得内部时钟信号的脉冲宽度可以增加，并且建立/保持容限可以增加。
发明内容
示例实施例提供了一种可以实现芯片选择(CS)降档模式的半导体器件。
示例实施例提供了一种可以在CS降档模式下使用频率低于外部时钟信号的频率的内部时钟信号的半导体器件。
根据示例实施例，提供了一种半导体器件，包括：芯片选择信号触发器，被配置为：与第一传播时钟信号同步地锁存芯片选择信号，并且输出第一芯片选择使能信号，与具有与第一传播时钟信号的相位相反的相位的第二传播时钟信号同步地锁存芯片选择信号，并且输出第二芯片选择使能信号；以及时钟控制电路，被配置为基于时钟信号生成第一传播时钟信号和第二传播时钟信号，并且基于第一芯片选择使能信号的使能电平和第二芯片选择使能信号的使能电平，选择性地输出第一传播时钟信号和第二传播时钟信号之一。
根据示例实施例，提供了一种存储器器件，包括：存储器单元阵列；地址命令输入电路，被配置为通过与第一传播时钟信号同步地锁存芯片选择信号来生成第一芯片选择使能信号，通过与第二传播时钟信号同步地锁存芯片选择信号来生成第二芯片选择使能信号，以及接收命令/地址信号并且输出与命令/地址信号相关联的命令；时钟控制电路，被配置为对时钟信号进行分频以生成第一传播时钟信号和第二传播时钟信号，以及根据第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿的先后顺序，选择性地输出第一传播时钟信号或第二传播时钟信号；以及命令解码器，被配置为生成控制信号，并且通过在第一芯片选择使能信号的上升沿或第二芯片选择使能信号的上升沿解码命令来控制存储器单元阵列。
根据示例实施例，提供了一种存储器系统，包括：存储器控制器，被配置为输出命令/地址信号、时钟信号、芯片选择信号，以及存储器器件，该存储器器件被配置为：基于时钟信号生成具有相反相位的第一传播时钟信号和第二传播时钟信号，根据命令/地址信号进入降档模式，以及根据与第一传播时钟信号同步地锁存芯片选择信号的第一芯片选择使能信号的上升沿和与第二传播时钟信号同步地锁存芯片选择信号的第二芯片选择使能信号的上升沿的顺序，在降档模式下锁存芯片选择信号。
附图说明
图1示出了根据实施例的存储器系统的框图。
图2示出了根据实施例的半导体存储器器件的框图。
图3示出了根据实施例的、半导体存储器器件在CS降档模式下的信号的示意时序图。
图4示出了根据实施例的半导体存储器器件的部分的框图。
图5示出了根据实施例的包括时钟选通电路、芯片选择信号触发器和时钟同步电路的逻辑电路图。
图6至图8示出了时钟选通电路、芯片选择信号缓冲器和时钟同步电路的输入和输出信号的时序图。
图9示出了根据实施例的半导体存储器器件的部分的框图。
图10示出了根据实施例的计算机系统的框图。
具体实施方式
下文将参考附图对本公开进行更全面的描述，在附图中示出了实施例。如本领域技术人员将认识到的，所描述的实施例可以以各种不同的方式修改，所有这些修改都不脱离本公开的精神或范围。
因此，附图和描述应被视为说明性的，而非限制性的。在整个说明书中，相同的附图标记表示相同的元件。在参考本说明书中的附图描述的流程图中，操作顺序可以改变，各种操作可以被合并，某些操作可以被划分，并且某些操作可以被省略。
此外，单数形式也可以包括复数形式，除非使用诸如“一个”或“单个”的明确表达。包括诸如第一、第二的序数的术语将仅用于描述各种组成元件，而不应被解释为限制这些组成元件。这些术语可以用于将一个组成元件与其他组成元件区分开的目的。
图1示出了根据实施例的存储器系统的框图。参考图1，存储器系统100可以包括电连接在一起的存储器控制器110和存储器器件120。在一些实施例中，存储器控制器110和存储器器件120可以经由支持信号传输的存储器接口连接。
存储器控制器110可以生成命令/地址信号C/A、芯片选择信号CS和时钟信号CLK。存储器控制器110可以经由存储器接口向存储器器件120提供命令/地址信号C/A、芯片选择信号CS和时钟信号CLK。存储器控制器110可以接收从存储器器件120输出的数据DQ、或者将数据DQ发送到存储器器件120作为输入。
存储器控制器110可以将时钟信号CLK应用于存储器器件120，以控制数据输入/输出。时钟信号CLK可以以彼此具有互补相位的差分信号的形式来提供。时钟信号CLK可以是与被应用来执行数据输入/输出操作的命令/地址信号C/A的传输速率和数据输入/输出信号DQ的输入/输出速率相关的时钟。存储器控制器110可以通过向存储器器件120提供命令/地址信号C/A来控制存储器器件120的存储器操作。命令/地址信号C/A可以包括命令CMD和地址。
在第一模式(例如，1N模式)下，从存储器控制器110输出的命令/地址信号C/A的窗口时段(period)和芯片选择信号CS的窗口时段可以是与时钟信号CLK的一个周期相对应的一个周期1tCK。在一些实施例中，在第二模式(例如，2N模式)下，存储器控制器110可以将命令/地址信号C/A的窗口时段增加到时钟信号CLK的两个周期2tCK并且输出命令/地址信号C/A。在第三模式(例如，CS降档模式)下，存储器控制器110可以将芯片选择信号CS的窗口时段增加到时钟信号CLK的2个周期。在一些实施例中，存储器控制器110可以在第二模式下操作、或者可以与第二模式并行且同时地在第三模式下操作。例如，当存储器器件120在第二模式下操作时，第三模式(例如，CS降档模式)可以被启用。
命令CMD可以包括激活命令、读取/写入命令和刷新命令。在一些实施例中，命令CMD可以包括预充电命令。激活命令可以是用于将存储器单元阵列121的目标行转换为激活状态以便将数据写入存储器单元阵列121或从存储器单元阵列121读取数据的命令。目标行的存储器单元可以响应于激活命令而被激活(例如，被驱动)。读取/写入命令可以是用于对切换到激活状态的行的目标存储器单元执行读取或写入操作的命令。读取命令可以是用于激活加重驱动(emphasis driving)的命令。刷新命令可以是用于对存储器单元阵列121执行刷新操作的命令。在一些实施例中，命令CMD可以是指示第三模式的命令。例如，命令CMD可以是由存储器控制器110发出的多用途命令(multi-purpose command，MPC)。指示第三模式的命令可以是用于时钟控制电路122选择性地输出两个传播时钟信号PCLK_O和PCLK_E之一的命令。
此外，存储器控制器110可以包括各种知识产权(intellectual property，IP)电路。存储器控制器110可以被称为应用处理器(AP)。在一些实施例中，存储器控制器110可以根据来自存储器系统100外部的主机的请求来访问存储器器件120。存储器控制器110可以通过使用各种协议与主机通信。
存储器器件120可以是基于半导体器件的存储器件。在一些实施例中，存储器器件120可以包括动态随机访问存储器(DRAM)器件。在一些实施例中，存储器器件120可以是静态随机访问存储器(SRAM)器件、晶闸管随机访问存储器(TRAM)器件、NAND闪存器件、NOR闪存器件、电阻式随机访问存储器(RRAM)器件、铁电随机访问存储器(FRAM)器件、相变随机访问存储器(PRAM)器件、磁性随机访问存储器(MRAM)器件、固态驱动(SSD)、存储卡、通用闪存器件(UFS)等。在下文中，存储器器件120将被描述为与从存储器控制器110输出的时钟信号CLK同步的DRAM器件(即，同步动态随机访问存储器(SDRAM)器件)。特别地，存储器器件120可以是双倍数据速率5(DDR5)SDRAM。存储器器件120可以是除存储器件之外的组件器件。
存储器器件120可以包括存储器单元阵列121、时钟控制电路122、地址命令输入电路123和命令解码器124。存储器单元阵列121包括连接到多个行和多个列的多个存储器单元。在一些实施例中，行可以由字线定义，并且列可以由位线定义。
时钟控制电路122可以基于时钟信号CLK输出传播时钟信号PCLK_E和PCLK_O。在实施例中，时钟控制电路122可以对时钟信号CLK进行分频并延迟，并且输出分频后的时钟信号作为传播时钟信号PCLK_E和PCLK_O。例如，时钟控制电路122可以通过对时钟信号CLK进行二分频来生成传播时钟信号PCLK_E和PCLK_O。因此，传播时钟信号PCLK_E和PCLK_O两者的上升沿(或下降沿)出现在时钟信号CLK的2个周期内。
地址命令输入电路123可以接收命令/地址信号C/A和芯片选择信号CS。地址命令输入电路123可以将命令/地址信号C/A的命令CMD发送到命令解码器124。地址命令输入电路123可以与传播时钟信号PCLK_E和PCLK_O同步地输出芯片选择信号CS作为芯片选择使能信号CS_E/O。例如，地址命令输入电路123可以与传播时钟信号PCLK_E同步地输出芯片选择信号CS作为芯片选择使能信号CS_E，并且可以与传播时钟信号PCLK_O同步地输出芯片选择信号CS作为芯片选择使能信号CS_O。当芯片选择使能信号CS_E/O被输出时，可以意指芯片选择使能信号CS_E/O的电平已经从禁用状态变为使能状态。
地址命令输入电路123可以通过在芯片选择信号CS维持在使能电平(例如，高电平或“1”)时输入的传播时钟信号PCLK_E和PCLK_O中的每一个的上升沿(或下降沿)输出芯片选择使能信号CS_E或芯片选择使能信号CS_O。在下文中，将描述操作在时钟信号的上升沿被执行。在一些实施例中，传播时钟信号PCLK_E的上升沿或传播时钟信号PCLK_O的上升沿可以在其中芯片选择信号CS维持在使能电平的周期1tCK内生成。因此，当传播时钟信号PCLK_E的上升沿在芯片选择信号CS维持在使能电平时出现，地址命令输入电路123可以输出芯片选择使能信号CS_E。类似地，当传播时钟信号PCLK_O的上升沿在芯片选择信号CS维持在使能电平时出现，地址命令输入电路123可以输出芯片选择使能信号CS_O。
在实施例中，当存储器系统100在第三模式下操作时，地址命令输入电路123可以输出芯片选择使能信号CS_E/O中的一个，而不输出另一个。地址命令输入电路123可以仅接收传播时钟信号PCLK_E和PCLK_O中的一个，并且可以仅输出与接收到的一个传播时钟信号相对应的芯片选择使能信号。具体地，地址命令输入电路123可以通过在芯片选择信号CS维持在使能电平时接收到的一个传播时钟信号PCLK_E或PCLK_O的上升沿(或下降沿)输出芯片选择使能信号CS_E或芯片选择使能信号CS_O(下文将描述操作在时钟信号的上升沿被执行)。在实施例中，当存储器系统100在第三模式下操作时，时钟控制电路122可以选择性地输出传播时钟信号PCLK_E和PCLK_O之一。
在实施例中，当存储器系统100切换到第三模式时，地址命令输入电路123可以通过在芯片选择信号CS维持在使能电平时接收到的传播时钟信号PCLK_E和PCLK_O的上升沿(或下降沿)中的每个上升沿(或下降沿)输出芯片选择使能信号CS_E和芯片选择使能信号CS_O(下文将描述操作在时钟信号的上升沿被执行)。芯片选择使能信号CS_E和芯片选择使能信号CS_O可以根据传播时钟信号PCLK_E和PCLK_O的上升沿出现的顺序被依次输出。例如，如果传播时钟信号PCLK_E的上升沿出现在传播时钟信号PCLK_O的上升沿之前，则芯片选择使能信号CS_E可以由地址命令输入电路123生成并且输出。根据一些实施例，时钟控制电路122可以基于依次输出的芯片选择使能信号CS_E和芯片选择使能信号CS_O来选择性地输出传播时钟信号PCLK_E和PCLK_O之一。当芯片选择使能信号CS_E在芯片选择使能信号CS_O之前被输出时，时钟控制电路122可以不输出作为输出芯片选择使能信号CS_O的基础的传播时钟信号PCLK_O，并且可以仅输出传播时钟信号PCLK_E。当芯片选择使能信号CS_O在芯片选择使能信号CS_E之前被输出时，时钟控制电路122可以停止对作为输出芯片选择使能信号CS_E的基础的传播时钟信号PCLK_E的输出，并且可以仅输出传播时钟信号PCLK_O。
在一些实施例中，基于芯片选择使能信号CS_O在芯片选择使能信号CS_E被输出(即，切换到使能电平)时的电平，时钟控制电路122可以输出或不输出传播时钟信号PCLK_O(即，可以选择性地输出传播时钟信号)。基于芯片选择使能信号CS_E在芯片选择使能信号CS_O被输出(即，切换到使能电平)时的电平，时钟控制电路122可以输出或不输出传播时钟信号PCLK_E。当存储器系统100切换到第三模式时，时钟控制电路122可以基于从地址命令输入电路123输入的芯片选择使能信号CS_E/O来输出传播时钟信号PCLK_E和PCLK_O之一。例如，当时钟控制电路122在接收到芯片选择使能信号CS_O之前接收到芯片选择使能信号CS_E时，时钟控制电路122可以停止对传播时钟信号PCLK_E和PCLK_O中用于输出芯片选择使能信号CS_O的传播时钟信号PCLK_O的输出。然后，地址命令输入电路123可以输出基于传播时钟信号PCLK_E的芯片选择使能信号CS_E，并且可以不生成或输出基于未被选择为从时钟控制电路122输出的传播时钟信号PCLK_O的芯片选择使能信号CS_O。
命令解码器124通过使用从地址命令输入电路123接收到的芯片选择使能信号CS_E/O和命令CMD来生成控制信号INT_CMD。例如，当芯片选择使能信号CS_E/O之一在命令CMD从地址命令输入电路123被发送时处于使能电平(例如，高电平)时，命令解码器124可以生成控制信号INT_CMD。当两个芯片选择使能信号CS_E/O在命令CMD从地址命令输入电路123被发送时都处于禁用电平(例如，低电平)时，命令解码器124可以不生成控制信号INT_CMD。在接收到指示第三模式的命令CMD时，命令解码器124可以输出将在后面描述的降档使能信号作为控制信号INT_CMD。
当存储器系统100在第三模式下操作并且当传播时钟信号PCLK_O和PCLK_E都被生成时，由于地址命令输入电路123与传播时钟信号PCLK_O和PCLK_E两者同步地输出芯片选择信号CS，存储器器件120无法正常操作。根据实施例，当存储器系统100切换到第三模式时，基于在第一芯片选择使能信号CS_E或CS_O被输出时第二芯片选择使能信号CS_O或CS_E的电平，可以确定用于生成第二芯片选择使能信号CS_O或CS_E的传播时钟信号PCLK_O或PCLK_E是否被输出。因此，地址命令输入电路123可以通过使芯片选择信号CS与一个传播时钟信号PCLK_O或PCLK_E同步来输出芯片选择信号CS。此外，当接收到指示第三模式的命令时，地址命令输入电路123可以基于芯片选择信号CS、在时钟信号CLK的一个周期内选择性地输出传播时钟信号PCLK_O或PCLK_E之一。
图2示出了根据实施例的半导体存储器器件的框图。参考图2，存储器器件200示出了存储器单元阵列210、感测放大器211、地址命令输入电路215、控制逻辑电路220、地址缓冲器230、行解码器250、列解码器260、I/O选通电路270、时钟控制电路280和数据I/O电路290。存储器单元阵列210包括多个存储器单元(MC)。在一些实施例中，存储器单元阵列210可以包括多个存储体(memory bank)210a至210h。尽管在图2中示出了八个存储体(存储体(BANK)0至存储体7)210a至210h，但是存储体的数量不限于此。存储体210a至210h中的每一个可以包括布置在多个行、多个列以及多个行和多个列的交叉处的多个存储器单元(MC)。在一些实施例中，多个行可以由多条字线(WL)定义，多个列可以由多条位线(BL)定义。
地址命令输入电路215可以接收命令/地址信号C/A和芯片选择信号CS。地址命令输入电路215可以向控制逻辑电路220提供命令/地址信号C/A的命令CMD，并且可以向地址缓冲器230提供地址ADDR。地址命令输入电路215可以从时钟控制电路280接收传播时钟信号PCLK_O和PCLK_E。在实施例中，地址命令输入电路215可以接收一个传播时钟信号PCLK_O或PCLK_E。地址命令输入电路215可以与至少一个输入的传播时钟信号PCLK_O和PCLK_E同步地输出芯片选择信号CS作为芯片选择使能信号CS_E和CS_O。
控制逻辑电路220控制存储器器件200的操作。例如，控制逻辑电路220可以生成控制信号，使得存储器器件200执行读取操作、写入操作、偏移校准操作等。在一些实施例中，控制逻辑电路220可以包括命令解码器221。命令解码器221可以通过解码从存储器控制器(例如，图1的110)接收到的命令/地址信号C/A的命令CMD来生成控制信号。命令解码器221可以解码从地址命令输入电路215输出的命令，并且可以控制存储器器件200的内部组成元件。例如，命令解码器221可以解码激活命令、读取命令、写入命令、预充电命令、模式寄存器写入命令、多用途命令(MPC)等。所有的上述命令可以在JEDEC标准中预先确定。在一些实施例中，命令解码器221可以基于芯片选择使能信号CS_E和CS_O以及命令CMD来生成控制信号。当芯片选择使能信号CS_E和CS_O中的每一个都处于使能电平时，命令解码器221可以被使能，并且当芯片选择使能信号CS_E和CS_O中的每一个都处于禁用电平时，命令解码器221可以被禁用。控制逻辑电路220还可以包括用于设置存储器器件200的操作模式的模式寄存器222。模式寄存器222可以存储从地址缓冲器230提供的码(code)。模式寄存器222的数量、地址、码大小等可以在JEDEC标准中定义。存储器控制器110可以通过生成模式寄存器写入命令和码，来改变存储在模式寄存器222中的值并且可以设置存储器器件200的操作条件、操作模式等。
地址缓冲器230接收由存储器控制器110提供的地址ADDR。地址ADDR包括指示存储器单元阵列210的行的行地址RA和指示存储器单元阵列210的列的列地址CA。行地址RA被提供给行解码器250，并且列地址CA被提供给列解码器260。在一些实施例中，行地址RA可以通过行地址复用器251被提供给行解码器250。在一些实施例中，地址ADDR还可以包括指向存储体的存储体地址BA。存储体地址BA可以被提供给存储体控制逻辑240。在一些实施例中，地址缓冲器230可以基于芯片选择使能信号CS_E和CS_O以及地址ADDR来发送列地址CA、行地址RA和存储体地址BA。当芯片选择使能信号CS_E和CS_O处于使能电平时，地址缓冲器230可以被使能，并且当芯片选择使能信号CS_E和CS_O处于禁用电平时，地址缓冲器230可以被禁用。地址缓冲器230可以将与来自存储器控制器110的模式寄存器写入命令一起接收到的地址作为码OP提供给模式寄存器222。由于码OP被存储在模式寄存器222中，所以它也可以被称为操作码OPCODE或操作数(operand)。
在一些实施例中，存储器器件200还可以包括响应于存储体地址BA生成存储体控制信号的存储体控制逻辑240。响应于存储体控制信号，存储体控制逻辑240可以激活多个行解码器250中与存储体地址BA相对应的行解码器250和多个列解码器260中与存储体地址BA相对应的列解码器260。
在一些实施例中，存储器器件200还可以包括行地址复用器251。行地址复用器251可以从地址缓冲器230接收行地址RA，并且从刷新计数器235接收要刷新的行地址REF_RA。行地址复用器251可以选择性地将从地址缓冲器230接收到的行地址RA和从刷新计数器235接收到的行地址REF_RA输出到行解码器250。
行解码器250基于行地址从存储器单元阵列210的多个行中选择要激活的行。为此，行解码器250可以将驱动电压施加到与要被激活的行相对应的字线。在一些实施例中，可以提供与多个存储体210a至210h相对应的多个行解码器250a至250h。列解码器260基于列地址从存储器单元阵列210的多个列中选择要被激活的列。为此，列解码器260可以通过I/O选通电路270激活与列地址CA相对应的感测放大器211。在一些实施例中，可以提供分别与多个存储体210a至210h相对应的多个列解码器260a至260h。在一些实施例中，I/O选通电路270进行操作以选通输入/输出数据，并且可以包括用于存储从存储器单元阵列210读取的数据的数据锁存器和用于将数据写入存储器单元阵列210的写入驱动器。从存储器单元阵列210读取的数据可以由感测放大器211感测并存储在I/O选通电路270(例如，数据锁存器)中。在一些实施例中，可以提供分别与多个存储体210a至210h相对应的多个感测放大器211a至211h。在一些实施例中，从存储器单元阵列210读取的数据(例如，存储在数据锁存器中的数据)可以通过数据I/O电路290被提供给存储器控制器110。要写入存储器单元阵列210的数据可以从存储器控制器110被提供给数据I/O电路290，并且被提供给数据I/O电路290的数据可以被提供给I/O选通电路270。
在一些实施例中，从存储器单元阵列210读取的数据(例如，存储在数据锁存器中的数据)可以通过数据I/O电路290被提供给存储器控制器120。要写入存储器单元阵列210的数据可以从存储器控制器120被提供给数据I/O电路290，并且被提供给数据I/O电路290的数据可以被提供给I/O选通电路270。时钟控制电路280可以接收时钟信号CLK。时钟控制电路280可以通过划分时钟信号CLK的频率来生成内部时钟信号ICLK_E和ICLK_O。在实施例中，时钟控制电路280可以通过使用内部时钟信号ICLK_E和ICLK_O来生成传播时钟信号PCLK_E和PCLK_O。在一些实施例中，时钟控制电路280可以根据施加芯片选择使能信号CS_E和CS_O的顺序来选择性地输出传播时钟信号PCLK_E和PCLK_O之一。时钟控制电路280可以输出内部时钟信号ICLK_E和ICLK_O以及传播时钟信号PCLK_E和PCLK_O。
图3示出了根据实施例的、半导体存储器器件在CS降档模式下的信号的示意时序图。
参考图3，时钟信号CLK可以具有第一频率。内部时钟信号ICLK_E和ICLK_O可以具有低于第一频率的第二频率。例如，第二频率可以是第一频率的一半。在第一模式下，芯片选择信号CS可以在与时钟信号CLK的一个周期1tCK相对应的时段1N内处于使能电平。在第一模式下，命令/地址信号C/A可以在与时钟信号CLK的一个周期1tCK相对应的周期1N中被输入。这里，第一模式可以是1N模式。
为了进入第三模式，存储器控制器(图1的110)可以向存储器器件(图1的120)输出命令/地址信号C/A和指示第三模式的多用途命令MPC。这里，第三模式可以是CS降档模式。例如，最大数据速率为7200Mbps或更高的存储器器件120可以支持CS降档模式。在芯片选择信号CS以使能电平被施加时，存储器控制器110可以与时钟信号CLK同步地将命令/地址信号C/A输出到存储器器件120。芯片选择信号CS可以在与时钟信号CLK的一个周期1tCK相对应的时段1N期间或者在与两个周期相对应的时段2N期间具有使能电平。
当在接收到指示第三模式的多用途命令MPC后已经过去了预定时段tSYNC_GEAR时，存储器控制器110可以提供芯片选择信号CS和命令/地址信号C/A。存储器控制器110可以根据时钟信号CLK的预定上升沿nCLK(其中n为自然数)来提供命令/地址信号C/A。然后，存储器器件120的时钟同步操作可以开始。地址命令输入电路(图2中的215)可以将在2N时段内维持使能电平的芯片选择信号CS与传播时钟信号PCLK_E和PCLK_O同步，以将芯片选择信号CS作为芯片选择使能信号CS_E和CS_O输出。芯片选择使能信号CS_E和芯片选择使能信号CS_O可以根据传播时钟信号PCLK_E和PCLK_O的上升沿出现的顺序被依次输出。此外，时钟控制电路(图2中的280)可以基于从地址命令输入电路215依次输出的芯片选择使能信号CS_E和芯片选择使能信号CS_O，来选择性地输出传播时钟信号PCLK_E和PCLK_O之一。
如图3所示，地址命令输入电路215可以首先在传播时钟信号PCLK_E的上升沿nCLK输出芯片选择信号CS作为芯片选择使能信号CS_E，并且可以在传播时钟信号PCLK_O的上升沿(n+1)CLK输出芯片选择信号CS作为芯片选择使能信号CS_O。然后，在第三模式下，时钟控制电路280可以维持对用于生成首先输出的芯片选择使能信号CS_E的传播时钟信号PCLK_E的输出，并且可以阻止对用于生成输出的芯片选择使能信号CS_O的传播时钟信号PCLK_O的输出。例如，时钟控制电路280可以被配置为选择首先输出的传播时钟信号PCLK_E或PCLK_O之一。地址命令输入电路123可以使用传播时钟信号中所选的一个(例如，如以上示例中所述的PCLK_E)来生成芯片选择使能信号(例如，CS_E)。可替代地或附加地，当传播时钟信号PCLK_O被首先输出时，时钟控制电路280可以选择传播时钟信号PCLK_O，并且芯片选择使能信号CS_O可以由地址命令输入电路123生成。
在进入第三模式后，存储器控制器110可以根据时钟信号CLK的偶数编号上升沿(n+mEVEN)CLK(其中n为自然数，mEVEN为偶数)来提供芯片选择信号CS和命令/地址信号C/A。命令/地址信号C/A的命令CMD可以被提供给命令解码器221。地址命令输入电路215可以在传播时钟信号PCLK_E的上升沿输出芯片选择信号CS作为芯片选择使能信号CS_E。在一些实施例中，在进入第三模式后，存储器控制器110可以在第二模式下操作，在2N的时段内提供有效(VALID)命令/地址信号C/A。命令解码器221可以由芯片选择使能信号CS_E使能，以解码有效(VALID)命令CMD。在以上描述中，尽管已经描述了存储器控制器110根据时钟信号CLK的偶数编号上升沿来提供芯片选择信号CS和命令/地址信号C/A，但是存储器控制器110可以根据时钟信号CLK的奇数编号上升沿来提供芯片选择信号CS和命令/地址信号C/A，并且不限于此。
图4示出了根据实施例的半导体存储器器件的部分的框图。参考图4，地址命令输入电路410、时钟控制电路420、命令解码器430和地址缓冲器440可以基于命令/地址信号C/A、时钟信号CLK和芯片选择信号CS来输出控制信号INT_CMD、列地址CA、行地址RA和存储体地址BA。地址命令输入电路410可以输出命令/地址信号C/A作为命令CMD和地址ADDR，并且可以与传播时钟信号PCLK_E和PCLK_O同步地输出芯片选择信号CS作为芯片选择使能信号CS_E和CS_O。地址命令输入电路410可以包括命令地址缓冲器(CA BUFFER)411、CS缓冲器(CS BUFFER)412和CS触发器(CS FF)413。CA缓冲器411可以基于内部时钟信号ICLK_E和ICLK_O对命令/地址信号C/A进行采样。例如，CA缓冲器411可以在内部时钟信号ICLK_E和ICLK_O的上升沿定时对命令/地址信号C/A进行采样，以输出命令CMD和地址ADDR。
CS缓冲器412可以通过缓冲芯片选择信号CS来生成内部芯片选择信号TCS。CS缓冲器412可以反相并延迟芯片选择信号CS，以生成内部芯片选择信号TCS。在下文中，将描述芯片选择信号CS的低电平是禁用电平，并且内部芯片选择信号TCS的高电平是使能电平。CS缓冲器412可以将内部芯片选择信号TCS输出到CS触发器413。
CS触发器413可以生成与传播时钟信号PCLK_E和PCLK_O同步的芯片选择使能信号CS_E和CS_O。CS触发器413可以与传播时钟信号PCLK_E和PCLK_O同步地锁存内部芯片选择信号TCS，以生成芯片选择使能信号CS_E和CS_O。CS触发器413可以与传播时钟信号PCLK_E同步地输出内部芯片选择信号TCS作为芯片选择使能信号CS_E，并且可以与传播时钟信号PCLK_O同步地输出内部芯片选择信号TCS作为芯片选择使能信号CS_O。当传播时钟信号PCLK_E的上升沿在内部芯片选择信号TCS维持在使能电平时在传播时钟信号PCLK_O的上升沿之前出现时，CS触发器413可以输出芯片选择使能信号CS_E。然而，当传播时钟信号PCLK_O的上升沿在内部芯片选择信号TCS维持在使能电平时在传播时钟信号PCLK_E的上升沿之前出现时，CS触发器413可以输出芯片选择使能信号CS_O。CS触发器413可以向时钟同步电路423输出芯片选择使能信号CS_E或芯片选择使能信号CS_O。
时钟控制电路420可以对输入的时钟信号CLK进行分频，以输出内部时钟信号ICLK_E和ICLK_O，并且可以输出基于内部时钟信号ICLK_E和ICLK_O生成的传播时钟信号PCLK_E和PCLK_O。在一些实施例中，时钟控制电路420可以仅输出传播时钟信号PCLK_E和PCLK_O之一。时钟控制电路420可以包括时钟缓冲器(CLK BUFFER)421、时钟选通电路(CLKGATING CIRCUIT)422和时钟同步电路(CLK SYNC CIRCUIT)423。
时钟缓冲器421可以对时钟信号CLK进行缓冲和分频，以生成内部时钟信号ICLK_E和ICLK_O。在一些实施例中，时钟缓冲器421可以包括半分频器。时钟缓冲器421可以生成每时钟信号CLK的2个周期同步的内部时钟信号ICLK_E和ICLK_O。时钟缓冲器421可以生成与时钟信号CLK的上升沿同步的内部时钟信号ICLK_E和ICLK_O。时钟缓冲器421可以将内部时钟信号ICLK_E和ICLK_O输出到CA缓冲器411和时钟选通电路422。
时钟选通电路422可以基于内部时钟信号ICLK_E和ICLK_O以及降档控制信号GD_E和GD_O输出传播时钟信号PCLK_E和PCLK_O。时钟选通电路422可以根据降档控制信号GD_E和GD_O的电平输出或不输出传播时钟信号PCLK_E和PCLK_O。例如，当降档控制信号GD_E和GD_O均处于使能电平时(例如，被描述为处于逻辑高电平)，时钟选通电路422可以缓冲内部时钟信号ICLK_E和ICLK_O，以将它们输出为传播时钟信号PCLK_E和PCLK_O。当降档控制信号GD_E和GD_O中的一个(例如，GD_O)处于禁用电平而另一个(GD_E)处于使能电平时，时钟选通电路422可以阻止对内部时钟信号ICLK_E和ICLK_O中由降档控制信号GD_O选通的内部时钟信号ICLK_O的输出，并且可以输出对由降档控制信号GD_E选通的内部时钟信号ICLK_E的输出作为传播时钟信号PCLK_E。
时钟同步电路423可以基于降档使能信号GD_EN以及芯片选择使能信号CS_E和CS_O输出降档控制信号GD_E和GD_O。当降档使能信号GD_EN以禁用电平(例如，逻辑低电平)被施加时，时钟同步电路423可以维持使能电平的降档控制信号GD_E和GD_O。在实施例中，当降档使能信号GD_EN以使能电平被施加时，时钟同步电路423可以使用芯片选择使能信号CS_E和CS_O来改变和输出降档控制信号GD_E和GD_O的电平。例如，当第一芯片选择使能信号CS_E或CS_O被输出时，时钟同步电路423可以基于第二芯片选择使能信号CS_O或CS_E的电平来改变降档控制信号GD_E和GD_O的电平。
命令解码器430可以基于命令CMD以及芯片选择使能信号CS_E和CS_O生成控制信号INT_CMD。当芯片选择使能信号CS_E和CS_O之一的电平在命令CMD被输入时变为使能电平时，命令解码器430可以生成控制信号INT_CMD。命令解码器430可以提供降档使能信号GD_EN作为控制信号INT_CMD。
地址缓冲器440可以基于地址ADDR以及芯片选择使能信号CS_E和CS_O来生成列地址CA、行地址RA和存储体地址BA。当芯片选择使能信号CS_E和CS_O之一的电平在地址ADDR被输入时变为使能电平时，地址缓冲器440可以生成列地址CA、行地址RA和存储体地址BA。
图5示出了根据实施例的包括时钟选通电路、芯片选择信号触发器和时钟同步电路的逻辑电路图。参考图5，时钟选通电路510可以基于内部时钟信号ICLK_E和ICLK_O以及降档控制信号GD_E和GD_O来输出传播时钟信号PCLK_E和PCLK_O。时钟选通电路510可以包括时钟选择器511a和511b以及时钟延迟部件512a和512b。
时钟选择器511a和511b可以接收内部时钟信号ICLK_E和ICLK_O之一，以及与内部时钟信号ICLK_E和ICLK_O之一相对应的降档控制信号GD_E和GD_O之一。当降档控制信号GD_E或GD_O处于禁用电平时，时钟选择器511a或511b可以输出禁用电平的信号。当降档控制信号GD_E或GD_O处于使能电平时，时钟选择器511a或511b可以输出根据内部时钟信号ICLK_E或ICLK_O翻转的信号。在一些实施例中，时钟选择器511a可以是对内部时钟信号ICLK_E和降档控制信号GD_E执行AND非(NAND)操作的双输入NAND门电路。时钟选择器511b可以是对内部时钟信号ICLK_O和降档控制信号GD_O执行NAND操作的双输入NAND门电路。
时钟延迟部件512a和512b可以延迟从时钟选择器511a和511b输出的时钟信号，并且输出延迟的时钟信号作为传播时钟信号PCLK_E和PCLK_O。时钟延迟部件512a和512b中的每一个可以包括充当缓冲器的一个或多个反相器。CS触发器520可以生成与传播时钟信号PCLK_E和PCLK_O同步的芯片选择使能信号CS_E和CS_O。CS触发器520可以包括与传播时钟信号PCLK_E和PCLK_O同步地锁存内部芯片选择信号TCS、以输出其作为芯片选择使能信号CS_E和CS_O的触发器521a和521b。传播时钟信号PCLK_E和PCLK_O可以被输入到触发器521a的时钟输入端子，并且内部芯片选择信号TCS可以被输入到触发器521a和521b的输入端子。
时钟同步电路530可以基于降档使能信号GD_EN以及芯片选择使能信号CS_E和CS_O输出降档控制信号GD_E和GD_O。时钟同步电路530可以包括同步信号生成器531、芯片选择信号选通部件532a和532b、信号延迟部件533a和533b、534a和534b、535a和535b以及触发器536a和536b。这里，延迟部件533a、533b、534a、534b、535a和535b可以各自包括充当缓冲器的一个或多个反相器。
同步信号生成器531可以接收降档使能信号GD_EN以及降档控制信号GD_E和GD_O，并且可以输出同步信号SYNC。当降档使能信号GD_EN处于禁用电平时，同步信号生成器531可以输出禁用电平的同步信号SYNC。当降档使能信号GD_EN处于使能电平并且降档控制信号GD_E和GD_O处于使能电平时，同步信号生成器531可以输出使能电平的同步信号SYNC。在一些实施例中，同步信号生成器531可以包括对降档使能信号GD_EN和降档控制信号GD_E和GD_O执行NAND型操作的3输入NAND门电路，以及连接到该3输入NAND门电路的输出端子(以将NAND型操作转换为AND型操作)的反相器。
芯片选择信号选通部件532a和532b可以接收芯片选择使能信号CS_E和CS_O以及同步信号SYNC。当同步信号SYNC处于禁用电平时，无论芯片选择使能信号CS_E和CS_O的电平如何，芯片选择信号选通部件532a和532b都可以输出使能电平的信号。当同步信号SYNC处于使能电平时，芯片选择信号选通部件532a和532b可以输出与芯片选择使能信号CS_E和CS_O的电平相对应的信号。在一些实施例中，芯片选择信号选通部件532a可以是对芯片选择使能信号CS_E和同步信号SYNC执行NAND操作的2输入NAND门电路。芯片选择信号选通部件532b可以是对芯片选择使能信号CS_O和同步信号SYNC执行NAND操作的2输入NAND门电路。
芯片选择信号选通部件532a和532b的输出信号可以通过信号延迟部件533a和533b被延迟，以作为延迟的芯片选择使能信号CS_ED和CS_OD被输入到触发器536a和536b的时钟输入端子。芯片选择信号选通部件532a和532b的输出信号可以通过信号延迟部件534a和534b被延迟，以作为延迟的芯片选择使能信号CS_ED和CS_OD被分别输入到触发器536b和536a的输入端子。
当延迟的芯片选择使能信号CS_ED从禁用电平转变到使能电平(即，在上升沿)时，触发器536a可以输出与延迟的芯片选择使能信号CS_OD的电平相对应的信号。例如，当芯片选择使能信号CS_E在芯片选择使能信号CS_O转变到使能电平之前转变到使能电平时，触发器536a可以输出禁用电平的信号。当延迟的芯片选择使能信号CS_OD从禁用电平转变到使能电平时，触发器536b可以输出与延迟的芯片选择使能信号CS_ED的电平相对应的信号。当同步信号SYNC处于禁用电平时，当芯片选择信号选通部件532a和532b维持对使能电平的信号的输出时，触发器536a和536b可以维持先前的输出。触发器536b和536a的输出信号可以通过信号延迟部件535a和535b被延迟，以作为降档控制信号GD_E和GD_O被输出。
在下文中，将参考图6至图8描述参考图5描述的电路的输入/输出信号，图6至图8示出了时钟选通电路、芯片选择信号缓冲器和时钟同步电路的输入和输出信号的时序图。参考图6，内部芯片选择信号TCS可以在2N的时段内维持在使能电平。当内部芯片选择信号TCS维持在使能电平时，传播时钟信号PCLK_E的上升沿可以出现在时间点t01，并且传播时钟信号PCLK_O的上升沿可以出现在时间点t02。在时间点t01，触发器521a可以输出处于使能电平的芯片选择使能信号CS_E。在时间点t01，所有的降档控制信号GD_E和GD_O以及同步信号SYNC可以处于使能电平(H)。延迟的芯片选择使能信号CS_ED的上升沿可以出现在时间点t01a。在时间点t01a，触发器536a可以输出与延迟的芯片选择使能信号CS_OD的电平(即，禁用电平)相对应的信号。从触发器536a输出的信号可以通过信号延迟部件535a被延迟，以作为降档控制信号GD_O被输出。降档控制信号GD_O可以在时间点t01b转变到禁用电平。通过禁用电平的降档控制信号GD_O，同步信号SYNC可以在时间点t01b之后转变到禁用电平。
在时间点t02，触发器521b可以输出处于使能电平的芯片选择使能信号CS_O。延迟的芯片选择使能信号CS_OD的上升沿可以出现在时间点t02a。在时间点t02a，触发器536b可以输出与延迟的芯片选择使能信号CS_ED的电平(即，使能电平)相对应的信号。从触发器536b输出的信号可以通过信号延迟部件535b被延迟，以作为降档控制信号GD_E被输出。
因此，时钟同步电路530可以在内部芯片选择信号TCS处于使能电平时输出使能电平的降档控制信号GD_E，其控制首先具有上升沿的传播时钟信号PCLK_E的输出，并且可以输出禁用电平的降档控制信号GD_O，其控制传播时钟信号PCLK_O的输出。时钟选通电路510可以接收使能电平的降档控制信号GD_E，并且可以输出根据内部时钟信号ICLK_E翻转的传播时钟信号PCLK_E。时钟选通电路510可以接收禁用电平的降档控制信号GD_O，并且可以输出禁用电平的传播时钟信号PCLK_O。
在以上描述中，假设并描述了同步信号SYNC在时间点t02之后转变到禁用电平，但同步信号SYNC可以在时间点t01b和时间点t02之间转变到禁用电平。在这种情况下，时间点t02处的延迟的芯片选择使能信号CS_OD可以维持在禁用电平。
参考图7，当内部芯片选择信号TCS维持在使能电平时，传播时钟信号PCLK_O的上升沿可以出现在时间点t11，并且传播时钟信号PCLK_E的上升沿可以出现在时间点t12。在时间点t11，触发器521b可以输出处于使能电平的芯片选择使能信号CS_O。延迟的芯片选择使能信号CS_OD的上升沿可以出现在时间点t11a。在时间点t11a，触发器536b可以输出与延迟的芯片选择使能信号CS_ED的电平(即，禁用电平)相对应的信号。从触发器536b输出的信号可以通过信号延迟部件535b被延迟，以作为降档控制信号GD_E被输出。降档控制信号GD_E可以在时间点t11b转变到禁用电平。通过禁用电平的降档控制信号GD_E，同步信号SYNC可以在时间点t11b之后转变到禁用电平。
在时间点t12，触发器521a可以输出处于使能电平的芯片选择使能信号CS_E。延迟的芯片选择使能信号CS_ED的上升沿可以出现在时间点t12a。在时间点t12a，触发器536a可以输出与延迟的芯片选择使能信号CS_OD的电平(即，使能电平)相对应的信号。从触发器536a输出的信号可以通过信号延迟部件535a被延迟，以作为降档控制信号GD_O被输出。
因此，时钟同步电路530可以在内部芯片选择信号TCS处于使能电平时输出使能电平的降档控制信号GD_O，其控制输出首先具有上升沿的传播时钟信号PCLK_O，并且可以输出禁用电平的降档控制信号GD_E，其控制传播时钟信号PCLK_E的输出。时钟选通电路510可以接收使能电平的降档控制信号GD_O，并且可以输出根据内部时钟信号ICLK_O翻转的传播时钟信号PCLK_O。时钟选通电路510可以接收禁用电平的降档控制信号GD_E，并且可以输出禁用电平的传播时钟信号PCLK_E。
在以上描述中，假设并描述了同步信号SYNC在时间点t12之后转变到禁用电平，但同步信号SYNC可以在时间点t11b和时间点t12之间转变到禁用电平。在这种情况下，时间点t12处的延迟的芯片选择使能信号CS_ED可以维持在禁用电平。
参考图8，内部芯片选择信号TCS可以在1N的时段内维持在使能电平。当内部芯片选择信号TCS维持在使能电平时，传播时钟信号PCLK_E的上升沿可以出现在时间点t21。当内部芯片选择信号TCS处于禁用电平时，传播时钟信号PCLK_O的上升沿可以出现在时间点t22。在时间点t21，触发器521a可以输出处于使能电平的芯片选择使能信号CS_E。在时间点t21，降档控制信号GD_E和GD_O两者都可以处于使能电平(H)，并且同步信号SYNC可以处于禁用电平(L)。延迟的芯片选择使能信号CS_ED的上升沿可以出现在时间点t21a。因为同步信号SYNC处于禁用电平，所以时钟同步电路530可以维持对使能电平的降档控制信号GD_E和GD_O的输出。因此，时钟选通电路510可以接收使能电平的降档控制信号GD_E，并且可以输出根据内部时钟信号ICLK_E翻转的传播时钟信号PCLK_E。时钟选通电路510可以接收使能电平的降档控制信号GD_O，并且可以输出根据内部时钟信号ICLK_O翻转的传播时钟信号PCLK_O。
图9示出了根据实施例的半导体存储器器件的部分的框图。参考图9，地址命令输入电路910、时钟控制电路920、命令解码器930和地址缓冲器940可以基于命令/地址信号C/A、时钟信号CLK和芯片选择信号CS来输出控制信号INT_CMD、列地址CA、行地址RA和存储体地址BA。在图9所示的组成元件中，将省略对与图4中描述的组成元件相同或相似的组成元件的描述。
地址命令输入电路910可以包括CA缓冲器(CA BUFFER)911、CS缓冲器(CS BUFFER)912和CS触发器(CS FF)913。CA缓冲器911可以基于传播时钟信号PCLK_E和PCLK_O对命令/地址信号C/A进行采样。例如，CA缓冲器911可以在传播时钟信号PCLK_E和PCLK_O的上升沿定时对命令/地址信号C/A进行采样，以输出命令CMD和地址ADDR。
图10示出了根据实施例的计算机系统的框图。计算机系统1000包括处理器1010、存储器1020、存储器控制器1030、存储设备1040、通信接口1050和总线1060。存储器系统1000还可以包括其他通用组成元件。处理器1010控制存储器系统1000的每个组成元件的整体操作。处理器1010可以被实现为各种处理单元中的至少一种，诸如中央处理单元(CPU)、应用处理器(AP)和图形处理单元(GPU)。
存储器1020存储各种数据和命令。存储器1020可以被实现为参考图1至图9描述的存储器器件。存储器控制器1030控制去往和来自存储器1020的数据或命令的传输。处理器1010和存储器控制器1030可以被实现为参考图1至图9描述的存储器控制器。在一些实施例中，存储器控制器1030可以作为处理器1010的内部配置来提供。在一些实施例中，存储器控制器1030可以作为与处理器1010分离的芯片来提供。
存储器控制器1030可以向存储器1020输出指示第三模式的命令，并且存储器1020可以接收指示第三模式的命令以切换到第三模式。当切换到第三模式时，通过使用在从存储器控制器1030输入的芯片选择信号CS处于使能电平时由首先转变到使能电平的传播时钟信号PCLK E或PCLK O生成的芯片选择使能信号CS_E或CS_O，在芯片选择信号CS处于使能电平时，仅首先转变到使能电平的传播时钟信号PCLK E或PCLK O可以被输出。
存储设备1040非暂时性地存储程序和数据。在一些实施例中，存储设备1040可以被实现为非易失性存储器。通信接口1050支持存储器系统1000的有线和无线互联网通信。此外，通信接口1050可以支持除互联网通信之外的各种通信方法。总线1060提供存储器系统1000的组成元件之间的通信功能。根据组成元件之间的通信协议，总线1060可以包括至少一种类型的总线。
在一些实施例中，参考图1至图9描述的每个组成元件或两个或更多个组成元件的组合可以被实现为数字电路、可编程或不可编程逻辑器件或阵列、专用集成电路(ASIC)等。
尽管已经结合目前认为可实施的实施例描述了本公开，但应当理解，本公开不限于所公开的实施例，相反，而是旨在涵盖所附权利要求的精神和范围内包括的各种修改和等效布置。

Claims (20)

1.一种半导体器件，包括：
芯片选择信号触发器，被配置为：
与第一传播时钟信号同步地锁存芯片选择信号，并且输出第一芯片选择使能信号，以及
与具有与第一传播时钟信号的相位相反的相位的第二传播时钟信号同步地锁存所述芯片选择信号，并且输出第二芯片选择使能信号；和
时钟控制电路，被配置为基于时钟信号生成第一传播时钟信号和第二传播时钟信号，并且基于第一芯片选择使能信号的使能电平和第二芯片选择使能信号的使能电平，选择性地输出第一传播时钟信号和第二传播时钟信号之一。
2.根据权利要求1所述的半导体器件，其中，所述时钟控制电路包括：
时钟缓冲器，被配置为响应于所述时钟信号生成第一内部时钟信号和第二内部时钟信号；
时钟选通电路，被配置为当第一降档控制信号处于使能电平时，延迟第一内部时钟信号并且输出第一传播时钟信号，以及当第二降档控制信号处于所述使能电平时，延迟第二内部时钟信号并且输出第二传播时钟信号；和
时钟同步电路，被配置为基于第二芯片选择使能信号转变为所述使能电平，生成第二降档控制信号，以及基于第一芯片选择使能信号转变为所述使能电平，生成第一降档控制信号。
3.根据权利要求2所述的半导体器件，其中，所述时钟选通电路包括：
第一时钟选择器电路，被配置为响应于对第一内部时钟信号和第一降档控制信号执行第一NAND操作并延迟由第一NAND操作生成的信号，来生成第一传播时钟信号；
第二时钟选择器电路，被配置为响应于对第二内部时钟信号和第二降档控制信号执行第二NAND操作并延迟由第二NAND操作生成的信号，来生成第二传播时钟信号。
4.根据权利要求2所述的半导体器件，其中，所述时钟同步电路包括：
同步信号生成器电路，被配置为通过对至少第一降档控制信号和第二降档控制信号执行AND操作来生成同步信号；
第一芯片选择信号选通电路，被配置为对同步信号和第一芯片选择使能信号执行NAND操作；
第一信号延迟电路，被配置为延迟第一芯片选择信号选通电路的输出，以将其作为延迟的第一芯片选择使能信号输出；
第二芯片选择信号选通电路，被配置为对同步信号和第二芯片选择使能信号执行NAND操作；
第二信号延迟电路，被配置为延迟第二芯片选择信号选通电路的输出，以将其作为延迟的第二芯片选择使能信号输出；
第一触发器，被配置为在所述延迟的第一芯片选择使能信号的上升沿输出与所述延迟的第二芯片选择使能信号的电平相对应的信号作为第二降档控制信号；和
第二触发器，被配置为在所述延迟的第二芯片选择使能信号的上升沿输出与所述延迟的第一芯片选择使能信号的电平相对应的信号作为第一降档控制信号。
5.根据权利要求2所述的半导体器件，还包括：
命令地址缓冲器，被配置为在第一内部时钟信号和第二内部时钟信号的上升沿对命令地址信号进行采样以输出命令；和
命令解码器，被配置为当第一芯片选择使能信号和第二芯片选择使能信号之一转变到使能电平时，基于所述命令生成控制信号。
6.根据权利要求5所述的半导体器件，其中，所述命令解码器生成处于使能电平的降档使能信号作为控制信号；并且其中，当所述降档使能信号处于使能电平时，所述时钟同步电路输出第一降档控制信号或第二降档控制信号。
7.根据权利要求2所述的半导体器件，还包括：
命令地址缓冲器，被配置为在第一传播时钟信号和第二传播时钟信号的上升沿对命令地址信号进行采样以输出命令；和
命令解码器，被配置为当第一芯片选择使能信号和第二芯片选择使能信号之一转变到使能电平时，基于所述命令生成控制信号。
8.根据权利要求1所述的半导体器件，其中，所述芯片选择信号在时钟信号的两个周期内维持在使能电平；并且其中，所述芯片选择信号触发器接收第一传播时钟信号或第二传播时钟信号，并且在所述芯片选择信号维持在使能电平时，在第一传播时钟信号或第二传播时钟信号的上升沿输出第一芯片选择使能信号或第二芯片选择使能信号。
9.根据权利要求1所述的半导体器件，其中，所述芯片选择信号在时钟信号的一个周期内维持在使能电平；并且其中，所述芯片选择信号触发器接收第一传播时钟信号或第二传播时钟信号，并且在所述芯片选择信号维持在使能电平时，在第一传播时钟信号的上升沿或第二传播时钟信号的上升沿输出第一芯片选择使能信号或第二芯片选择使能信号。
10.一种存储器器件，包括：
存储器单元阵列；
地址命令输入电路，被配置为通过与第一传播时钟信号同步地锁存芯片选择信号来生成第一芯片选择使能信号，通过与第二传播时钟信号同步地锁存芯片选择信号来生成第二芯片选择使能信号，以及接收命令/地址信号并且输出与命令/地址信号相关联的命令；
时钟控制电路，被配置为对时钟信号进行分频以生成第一传播时钟信号和第二传播时钟信号，并且根据第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿的先后顺序，选择性地输出第一传播时钟信号或第二传播时钟信号；和
命令解码器，被配置为生成控制信号，并且通过在第一芯片选择使能信号的上升沿或第二芯片选择使能信号的上升沿解码所述命令来控制存储器单元阵列。
11.根据权利要求10所述的存储器器件，
其中，所述时钟控制电路被配置为当第一芯片选择使能信号的上升沿早于第二芯片选择使能信号的上升沿时输出第二传播时钟信号，并且当第二芯片选择使能信号的上升沿早于第一芯片选择使能信号的上升沿时输出第一传播时钟信号。
12.根据权利要求10所述的存储器器件，其中，第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿依次出现。
13.根据权利要求10所述的存储器器件，其中，所述芯片选择信号处于使能电平的时段是所述时钟信号的两个周期。
14.根据权利要求10所述的存储器器件，其中，当芯片选择信号处于使能电平时，所述命令/地址信号有效。
15.根据权利要求10所述的存储器器件，
其中，所述命令解码器接收指示CS降档模式的命令，并且输出用于切换到CS降档模式的控制信号；并且
其中，所述时钟控制电路接收用于切换到CS降档模式的控制信号，并且根据第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿的顺序，选择性地输出第一传播时钟信号或第二传播时钟信号之一。
16.一种存储器系统，包括：
存储器控制器，被配置为输出命令/地址信号、时钟信号和芯片选择信号；和
存储器器件，被配置为：
基于所述时钟信号，生成具有相反相位的第一传播时钟信号和第二传播时钟信号，
根据所述命令/地址信号进入降档模式，以及
根据与第一传播时钟信号同步地锁存所述芯片选择信号的第一芯片选择使能信号的上升沿和与第二传播时钟信号同步地锁存所述芯片选择信号的第二芯片选择使能信号的上升沿的顺序，在降档模式下锁存所述芯片选择信号。
17.根据权利要求16所述的存储器系统，其中，所述存储器器件被配置为在降档模式下，在第一芯片选择使能信号的上升沿或第二芯片选择使能信号的上升沿解码所述命令/地址信号的命令。
18.根据权利要求16所述的存储器系统，其中，所述存储器器件被配置为接收所述命令/地址信号，并且在经过预定时段后，根据第一芯片选择使能信号的上升沿和第二芯片选择使能信号的上升沿的顺序，选择性地输出第一传播时钟信号和第二传播时钟信号之一。
19.根据权利要求16所述的存储器系统，其中，所述存储器控制器被配置为在所述时钟信号的一个周期或两个周期期间输出具有使能电平的芯片选择信号。
20.根据权利要求16所述的存储器系统，其中，所述存储器控制器被配置为在降档模式下，在所述时钟信号的两个周期期间输出具有使能电平的芯片选择信号。
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