JPH05134008A - 半導体テスタのパタン発生器 - Google Patents

Abstract

(57)【要約】 【目的】 各ピン毎のアルゴリズミックなパタン発生と
テスト結果の格納を少ないハード量で各ピン毎に実現さ
せることができる半導体テスタのパタン発生器。 【構成】 テスタパタンの記憶回路ＰＭと、そのテスタ
パタンに基づいてテスタ用波形を発生する波形生成回路
ＦＭと、テスタパタン記憶回路にアドレスを供給するパ
タン発生制御回路ＰＣと、ＤＵＴからの２値信号とテス
タパタンで記述された期待パタンとを比較する比較回路
ＦＡと、その比較結果を記憶するテスト結果記憶回路Ｔ
Ｍとを具え、命令データとパタンデータとを共通に記憶
回路ＰＭに格納し、テスト結果格納時にはテスタパタン
記憶回路ＰＭにもテスト結果を格納し、テスタパタン出
力時にはテスト結果記憶回路ＴＭにも命令データを格納
するようにパタン発生制御回路ＰＣによってアドレス発
生を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーピンアーキテクチ
ャと呼ばれる構成の半導体テスタにおいて、一連の格納
パタンデータから何層にも組み込まれたループ、特定パ
タンの繰り返し発生等複雑な分岐を必要とするアルゴリ
ズミックなパタンの発生を各ピン毎で独立して実現する
ために、実際に発生される長大なパタンを各ピン毎に少
ないデータ量で効率良く格納し、各ピン毎に演算を少な
いハード規模で実現できる半導体テストのパタン発生器
に関するものである。

【０００２】さらにまた、本発明は、単純な連続パタン
の発生とは異なり、アルゴリズミックな長大パタンの発
生を必要とするテストにおいても、テスト結果の必要最
小限の情報を各ピン毎に格納することのできるハード規
模の少ない半導体テスタのパタン発生器に関するもので
ある。

【０００３】

【従来の技術】上述した種類の半導体テスタは、たとえ
ば、米国特許第４，５１７，６６１号“Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｃｈｉｐ Ｔｅｓｔｅｒ Ｈａｖｉｎｇ
Ｐｌｕｒａｌ Ｐｉｎ Ｕｎｉｔ Ｂｕｆｆｅｒｓ Ｗ
ｈｉｃｈ Ｅａｃｈ Ｓｔｏｒｅ Ｓｕｆｆｉｃｉｅｎ
ｔ Ｔｅｓｔ Ｄａｔａ Ｆｏｒ Ｉｎｄｅｐｅｎｄｅ
ｎｔ Ｏｐｅｒａｔｉｏｎｓ Ｂｙ Ｅａｃｈ Ｐｉｎ
Ｕｎｉｔ”またはＣ．Ｗ．Ｒｏｄｒｉｇｕｅｚ ａｎ
ｄ Ｄ．Ｅ．Ｈｏｆｆｍａｎ，“Ｔｈｅ Ｄｅｖｅｌｏ
ｐｍｅｎｔ ｏｆ Ｕｌｔｒａ−Ｈｉｇｈ￥Ｆｒｅｑｕ
ｅｎｃｙ ＶＬＳＩ Ｔｅｓｔ Ｓｙｓｔｅｍ”，ＩＢ
Ｍ Ｊ．ＤＥＶＥＬＯＰ．Ｖｏｌ ３４，ｐ−２６０−
２７５に開示されている。

【０００４】この種のパーピンアーキテクチャと呼ばれ
る構成の従来テスタにおいて用いられるアルゴリズミッ
クなパタン発生器については、各ピン毎に演算器と膨大
な記憶領域が要求されるため、実現することが困難であ
った。

【０００５】唯一のアルゴリズミックなパタン発生器と
して、３つのカウンタを各ピン毎に設け、これによって
３重のループのパタン発生を各ピン毎で実現する提案が
上記２つの文献においてなされている。

【０００６】

【発明が解決しようとする課題】しかし、３重のループ
以外の複雑な分岐（ジャンプ：Ｊｕｍｐ，条件ジャン
プ：Ｃｏｎｄｉｔｉｏｎａｌ Ｊｕｍｐ，サブルーチン
コール：Ｃａｌｌ／Ｒｅｔｕｒｎ）は実現できない。さ
らに、アルゴリズミックなパタン発生は、比較的少ない
パタンデータから長大なパタンを発生するが、この場合
に、対象テストデバイスから受信した波形が期待通りで
あるか否かの比較結果の格納に対しての解決策は、見当
たらなかった。

【０００７】その第一の理由は、長大なパタンの発生と
同程度の容量のテスト結果格納領域が各ピン毎に必要と
なるからである。

【０００８】第二の理由は、１テストサイクル内波形の
種類を定義するために、複数のビットが必要であり、所
定の長さのパタンデータを各ピン毎に記憶するために
は、そのビット分だけの記憶回路（メモリ）を各ピン毎
に設けなくてはならず、それだけでハード規模が膨大に
なるからである。

【０００９】第三の理由は、対象テストデバイスから受
信した波形が期待通りであるか否かの比較をするのに
は、テストパタンの発生機構は必須であり、受信信号か
らテスト結果を連続して判定し、その結果を格納するた
めには発生テストパタンの記憶領域にさらに加えて、テ
スト結果の記憶領域を各ピンごとに設けることが要求さ
れ、その結果、一層、ハード規模が膨大になるからであ
る。

【００１０】第四の理由は、複雑な分岐（ジャンプ：Ｊ
ｕｍｐ，条件ジャンプ：Ｃｏｎｄｉｔｉｏｎａｌ Ｊｕ
ｍｐ，サブルーチンコール：Ｃａｌｌ／Ｒｅｔｕｒｎ）
を実行させるアルゴリズミックなパタン発生のために
は、上記記憶領域に加えて、演算のための一連の命令デ
ータを記憶する記憶領域が、各ピン毎に追加されなけれ
ばならず、これがため、ハード規模がさらに一層膨大に
なるからである。

【００１１】そこで、本発明の目的は、上記４つの主な
理由を克服して、各ピン毎のアルゴリズミックなパタン
発生とテスト結果の格納を少ないハード量で各ピン毎に
実現させることができる半導体テスタのパタン発生器を
提供することにある。

【００１２】本発明の他の目的は、アルゴリズミックな
パタン発生を必要としない、すなわち単純な連続パタン
の発生には不要となる、アルゴリズミックなパタン発生
に必要な専用の命令記憶領域と、アルゴリズミックなパ
タン発生にのみ必要となる余分なテスト結果情報の格納
領域とを有効に使用するように工夫し、以て、パーキン
アーキテクチャと呼ばれる構成の半導体テスタの最大の
問題を解決した半導体テスタのパタン発生器を提供する
ことにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、予めテスタパタンを記憶
し、それを連続して発生し、テスト対象の半導体デバイ
スから発生される信号を受信し、テスタパタンの中に予
め記述されたパタンと比較しこれを格納する半導体テス
タのパタン発生器であって、発生波形および期待される
受信波形を記述したパタンデータを格納するテスタパタ
ン記憶回路と、該テスタパタン記憶回路の次段に接続さ
れ、前記パタンデータに基づいて複数の種類の波形を発
生する波形生成回路と、前記パタンデータを連続して取
り出すために、前記テスタパタン記憶回路へ連続してア
ドレスを供給するパタン発生制御回路と、前記テスト対
象の半導体デバイスから連続して発生される信号に基づ
いて得られた２値信号を受信し、その連続して受信した
２値信号と前記テスタパタンで記述された期待パタンと
を比較するパタン比較回路と、その比較結果を記憶する
テスト結果記憶回路と、前記テスト結果記憶回路のアド
レスを発生するテスト結果格納制御回路とを具え、前記
パタン発生制御回路により前記パタン記憶装置に格納さ
れている一連の波形の種類を記述したパタンデータが格
納されているパタン記憶装置のアドレスを演算により求
め、その演算の手順をプログラムした命令データをテス
タパタン発生の際に読み出し演算しながら連続してテス
タパタンを発生するアルゴリズミックパタン発生を実行
し、前記演算の手順を記述した一連の命令の命令データ
と前記パタンデータとを前記テスタパタン記憶回路に格
納し、前記演算の手順を記述した一連の命令の命令デー
タを前記パタン発生制御回路に取り込み、当該パタン発
生制御回路によって前記テスタパタン記憶回路および前
記テスト結果記憶回路を制御して、テスト結果を格納す
るときには前記テスタパタン記憶回路にもテスト結果を
格納し、テスタパタンを出力するときには前記テスト結
果記憶回路にも命令データを格納するようにしたことを
特徴とする。

【００１４】請求項２記載の発明は、前記命令データを
表１および表２の１５種類の制御命令を組合せて構成す
ることを特徴とする。

【００１５】請求項３記載の発明は、前記パタン発生制
御回路は、複数のアップカウンタ、複数のダウンカウン
タ、および前記複数のアップカウンタおよび前記複数の
ダウンカウンタの値を一時記憶させるための複数のレジ
スタを具え、前記複数のアップカウンタ、前記複数のダ
ウンカウンタおよび前記複数のレジスタを専用のバスで
接続したことを特徴とする。

【００１６】請求項４記載の発明は、前記テスト結果格
納制御回路は、テスト実行の全サイクルにわたって、各
サイクル毎にそのテスト回数を計数するサイクルカウン
タと、期待パタンとの比較結果で、期待パタンと異なる
ことが検出されたときに前記テスト結果記憶回路のアド
レスを１つずつ増加させる結果記憶アドレスカウンタと
を具えたことを特徴とする。

【００１７】請求項５記載の発明は、前記テスト結果記
憶回路において、前記テスト結果格納制御回路における
前記結果記憶アドレスカウンタで指定されたアドレスに
前記サイクルカウンタのカウント値、および該カウント
値に対応する受信データと期待パタンとの比較結果のデ
ータを前記結果記憶アドレスカウンタで指定されたアド
レスに格納させるようにしたことを特徴とする。

【００１８】

【作用】本発明は、命令データとパタンデータとを共通
の記憶回路に格納し、テスト結果を格納するときにはテ
スタパタン記憶回路にもテスト結果を格納し、テスタパ
タンを出力するときにはテスト結果記憶回路にも命令デ
ータを格納するようにパタン発生制御回路によってその
アドレスカウンタを介してこれら記憶回路をアドレス制
御するようにしたので、各ピン毎のアルゴリズミックな
パタン発生とテスト結果の格納を少ないハード量で各ピ
ン毎に実現させることができ、以て、パーピンアーキテ
クチャの半導体テスタの難点を、ハード（回路）規模の
大幅な増大なく実現できる。

【００１９】しかも、本発明によれば、アルゴリズミッ
クなパタン発生を必要としない、すなわち単純な連続パ
タンの発生には不要となる、アルゴリズミックなパタン
発生に必要な専用の命令記憶領域と、アルゴリズミック
なパタン発生にのみ必要となる余分なテスト結果情報の
格納領域とを有効に使用することができるので、記憶領
域についても、たとえば、図１０および図１１に示した
ように、各ピン毎に少ないメモリ容量で、単純な連続パ
タンの発生および演算用の命令データの記憶場所を必要
とするアルゴリズミックなパタンの発生のいずれにも柔
軟に対応できる。

【００２０】

【実施例】以下に、図面を参照して本発明の実施例を詳
細に説明する。

【００２１】まず、本発明の一実施例として、各ピン毎
に具える基本的なパタン発生器の一実施例を図１に示
す。ＰＭは発生波形および期待される受信波形を記述し
たパタンデータを格納するテスタパタン記憶回路、ＦＭ
は記憶回路ＰＭの次段に接続され、前記パタンデータに
基づいて複数の種類の波形を発生する波形生成回路、Ｐ
Ｃは前記パタンデータを連続して取り出すために、記憶
回路ＰＭへ連続してアドレスを発生供給するパタン発生
制御回路である。

【００２２】ここで、テスト対象の半導体デバイス、す
なわちＤＵＴからの信号は、アナログコンパレータを経
て、１，０の２値信号、すなわち１ビット信号に変換さ
れて、パタン比較回路ＦＡに入力される。このパタン比
較回路ＦＡは、かかる２値信号を受信し、その連続して
受信した２値信号と前記テスタパタンで記述された期待
パタンとを比較する。ＴＭはその比較結果を記憶するテ
スト結果記憶回路、ＴＣはこの記憶回路ＴＭのアドレス
を発生するテスト結果格納制御回路である。

【００２３】ここで、テスタパタン記憶回路ＰＭはすべ
てテスト結果記憶回路ＴＭとして用いること（後述する
図１０の上側部分）ができる。テスト結果記憶回路ＴＭ
は命令データ記憶回路ＩＭとして用いること（後述する
図１０の下側部分）ができる。

【００２４】半導体テスタのパタン発生器は、以上の各
種回路を具えて、予めテスタパタンを記憶し、それを連
続して発生し、テスト対象の半導体デバイスから発生さ
れる信号を受信し、テスタパタンの中に予め記述された
パタンと比較しこれを格納する。波形生成回路ＦＭから
はテスタパタン出力が得られ、ＤＵＴを駆動するドライ
バ回路に供給される。

【００２５】アルゴリズミックなパタン発生を実現する
パタン発生制御回路ＰＣの一実施例を図２に示す。ここ
で、ＩＳＲは、テスタパタン記憶回路ＰＭをすべて命令
データ記憶回路ＩＭとして用いたときに、その命令デー
タをとってきて格納する命令データフェッチレンジス
タ、ＤＷＣ１，ＤＷＣ２，ＤＷＣ３はダウンカウンタ、
ＵＰＣ１，ＵＰＣ２，ＵＰＣ３はアップカウンタ、ＲＥ
Ｇ１，ＲＥＧ２はデータ一時記憶レジスタ、ＡＤＣはテ
スタパタン記憶回路ＰＭに対するアドレス発生用アップ
カウンタ、ＢＵＳはダウンカウンタＤＷＣ１，ＤＷＣ
２，ＤＷＣ３、アップカウンタＵＰＣ１，ＵＰＣ２，Ｕ
ＰＣ３、レジスタＲＥＧ１，ＲＥＧ２およびアップカウ
ンタＡＤＣを接続するデータバスである。ＤＥＣは命令
デコーダであって、命令データフェッチレジスタＩＳＲ
に取り込まれた命令の解読を行う。ＤＥＴはダウンカウ
ンタＤＷＣ１あるいはＤＷＣ２のカウント終了を検出す
る検出器である。命令データ記憶回路ＩＭから命令デー
タデータフェッチレジスタＩＳＲに取り込まれた命令コ
ードに従って、データバスＢＵＳを介して各カウンタお
よびレジスタ間のデータの転送を行う。

【００２６】図１に示したパタン発生器および図２に示
したパタン発生制御回路ＰＣは、次のようなパタンデー
タおよび命令の定義と構造を前提として構成される。１
つのパタンデータを３ビットで定義した場合を例にとっ
て、図１のテスタパタン記憶回路ＰＭを４つのメモリブ
ロックＰＭ１〜ＰＭ４で構成する場合のデータの定義を
図３に示す。これら４種の各メモリブロックＰＭ１〜Ｐ
Ｍ４から同時に４組の１６ビット（＝１ワード）のデー
タがパタン制御回路ＰＣに出力される。

【００２７】図３において、Ｄ１はアルゴリズミックな
パタン発生での命令語（制御命令）である。Ｄ２はアル
ゴリズミックなパタン発生の場合にはオペランド（命令
に付随する“指定アドレス番地”等の数値）を定義し、
およびアルゴリズミックなパタン発生をしない単純なパ
タンの連続発生の場合には、パタンデータと定義する。
Ｄ３およびＤ４は残りの２ビットのパタンデータを与え
るデータである。

【００２８】本実施例で定義する命令の種類を表１およ
び表２に示す。

【００２９】図１および図２に示したパタン発生器の動
作の具体例を図４〜図７に示す。

【００３０】図４〜図７において、ＦＣＫは基本動作ク
ロックを示し、ＡＣは図２のアドレスカウンタＡＤＣの
出力を示している。Ｍｅｍｏｒｙ ｏｕｔは、ＡＤＣ出
力ＡＣがメモリＰＭ／ＩＭに入力された後、実際にこの
メモリから読み出されたデータを示し、パタン発生制御
回路ＰＣに入力されるタイミングを記述したものであ
る。

【００３１】ＭＭＣ Ｌａｔｃｈは、パタン発生制御回
路ＰＣ内でパタン記憶回路ＰＭからのデータを一端保持
（ラッチ）するラッチ回路におけるラッチされるタイミ
ングを記述したものである。

【００３２】Ｃｏｕｎｔｅｒ（ｉ）は、図２のカウンタ
ＤＷＣ（ｉ）もしくはＵＰＣ（ｉ）を示している。

【００３３】ＣＥおよびＬＢは、それぞれカウントイネ
ーブル信号およびロードイネーブル信号を示し、制御命
令の解読結果より、表１と表２および図８に示すフロー
チャートで規定した所定の動作に関わる制御信号であ
る。カウントイネーブル信号は、カウンタ類の“１”加
算もしくは“１”減算を行う制御信号であり、ロードイ
ネーブル信号は、指定のカウンタにデータを取り込む制
御信号である。

【００３４】ＡＣ ＣＥおよびＡＣ ＬＥは、それぞ
れ、図２のアドレスカウンタＡＤＣのカウントイネーブ
ル信号およびロードイネーブル信号を示し、制御命令の
解読結果より、表１と表２および図８に規定した所定の
動作に関わる制御信号である。

【００３５】ＰＣＳは、パタン発生制御回路ＰＣから波
形生成回路ＦＭへの出力である。ＬＳは、波形生成回路
ＦＭにおけるデータラッチ回路のデータ取り込みタイミ
ングを示している。

【００３６】図４はオペコードがｎｏｐ（次のワードに
ジャンプする）またはｊｍｐ（オペランドで指示された
アドレスにジャンプする）の場合、図５はオペコードが
ｒｐｔ（現在のワードをカウント値の回数だけリピート
する）の場合、図６はｃａｌｌまたはｒｅｔｕｒｎの場
合を示す。図７は、命令中に命令のオペランドとパタン
データとを切り換えるための１ビットを設けたときに、
その切換えがリアルタイムで行われたときの様子を示
す。

【００３７】表１および表２に定義した命令の実行動作
の一例を示すフローチャートを図８に示す。命令は、オ
ペコード（制御命令）と、データの転送先（ＲＥＧ
（ｉ））、およびカウント動作を指定するカウンタの種
類（ＤＷＣ（ｉ），ＵＰＣ（ｉ））を指定するＤＥＳＴ
と、ｍｖ 命令の時のデータの転送元を指定するＳＲＣ
と、命令中に直接書かれる値であるオペランドとから構
成する。図８において（ｉ）で示された“ｉ”は、図２
の各カウンタの１と２だけを指定する。

【００３８】ここで、１５種の各命令を解読し、アドレ
スカウンタＡＤＣの値を決定するのが基本的動作であ
る。まず、ｎｏｐ ｎｕｌｌ 命令では、解読後、直ち
にアドレスカウンタＡＤＣを“１”加算する。ｒｔｎ
ｎｕｌｌ では、直ちにＵＰＣ（３）の値をアドレスカ
ウンタＡＤＣに転送する。ｊｍｐ ＤＷＣ（ｉ） ，ｒ
ｔｎ ＤＷＣ（ｉ） ，ｒｐｔ ＤＷＣ（ｉ） では、Ｄ
ＷＣ（ｉ）の出力が“０”でない場合にのみ、ＤＥＳＴ
あるいはオペランドの値をアドレスカウンタＡＤＣに転
送する。ＤＷＣ（ｉ）の出力が“０”の場合には、アド
レスカウンタＡＤＣを“１”加算する。ｊｍｐ ｎｕｌ
ｌ とｃａｌｌ ｎｕｌｌ では、ＤＥＳＴが指定（た
だしこの場合はＲＥＧ（ｉ）のみに制限される）されて
いる場合にはＲＥＧ（ｉ）の値をアドレスカウンタＡＤ
Ｃに転送する。何も指定がない時は、オペランドの値を
アドレスカウンタＡＤＣに転送する。

【００３９】ｍｖ の命令を解読した場合は、ＳＲＣの
ＲＥＧ（ｉ）（ｉ＝１，２，３）、ＤＷＣ（ｊ）（ｊ＝
１，２，３）、ＵＰＣ（ｊ）（ｊ＝１，２，３）、アド
レスカウンタＡＤＣの中の２つがそれぞれＤＥＳＴとＳ
ＲＣとして指定され、その２つのカウンタあるいはＲＥ
Ｇ（レジスタ）の間でデータを転送する。同時にアドレ
スカウンタＡＤＣを“１”加算する。１ｄ の命令を解
読した場合は、オペランドをＤＥＳＴで指定されたカウ
ンタあるいはＲＥＧにデータを転送する。同時にアドレ
スカウンタＡＤＣを“１”加算する。ｃｅ 命令を解読
した場合は、ＤＥＳＴで指定されたカウンタを、ダウン
カウンタの場合は“１”減算し、アップカウンタの場合
は“１”加算する。同時にアドレスカウンタＡＤＣを
“１”加算する。

【００４０】ｈａｌｔ 命令を解読した場合は、直ちに
アドレスカウンタＡＤＣのカウントを停止し、そのアク
ント値を保持する。

【００４１】図９はテスト結果格納制御回路ＴＣの一実
施例である。図９において、ＡＤＣは図１に示したテス
ト結果記憶回路ＴＭのアドレスカウンタ、ＣＥＣはテス
ト結果記憶回路ＴＭのカウントイネーブル制御回路、Ｃ
ＹＣはテスト実行の全サイクルにわたって各サイクル毎
にそのテスト回数を計数するテストサイクルカウンタで
ある。アドレスカウンタＡＤＣは期待パタンとの比較結
果で、期待パタンと異なることが検出されたときに前記
テスト結果記憶回路のアドレスを１つずつ増加させる。
このアドレスカウンタＡＤＣの出力は、図１のテスト結
果記憶回路ＴＭのアドレスとして接続される。ＣＥＣの
出力ＣＥは、パス／フェイルの判定結果がフェイルの場
合に“１”を出力し、この“１”の時、アドレスカウン
タＡＤＣは“１”加算され、テストサイクルカウンタＣ
ＹＣの出力が図１のテスト結果記憶回路ＴＭに書き込ま
れる。

【００４２】図１においてテスト対象半導体デバイスＤ
ＵＴからの受信信号がパタン比較回路ＦＡに入力され
る。一方、期待される受信信号は上述したパタンデータ
に記述されており、この期待パタンはテスタパタン記憶
回路ＰＭから３ビットのパタンデータとして波形生成回
路ＦＭに入力される。波形生成回路ＦＭからパタン比較
回路ＦＡに期待パタンが転送され、このパタン比較回路
ＦＡ内で実際の受信信号と比較され、この実施例では、
テスト結果としてパス／フェイルの判定が各ピンごとに
行われる。このパス／フェイルの判定結果がテスト実行
のサイクル中にわたって連続してテスト結果格納制御回
路ＴＣに入力される。

【００４３】次に、図１０および図１１は本発明パタン
発生器を用いて構成した半導体テスタの２実施例の一部
分を示すブロック図である。

【００４４】図１０は各ピン毎に設けるパタン発生器と
して、パタン発生制御回路ＰＣ、テスト結果格納制御回
路ＴＣ、波形生成回路ＦＭ、パタン比較回路ＦＡおよび
ＴＭ／ＩＭまたはＰＭ／ＴＭとして用いることのできる
記憶回路から構成されたパタン発生器を順次の２つのピ
ンあてに示したものである。ここで、１つのメモリブロ
ックをＴＭとＩＭおよびＰＭとＴＭで共用させて、メモ
リブロックを半減させた構成の半導体テスタを示してい
る。すなわち、ここでは、隣のピンのメモリを使用し、
発生パタン用の記憶領域ＰＭとテスト結果格納用記憶領
域ＴＭとを隣接ピンに割り付ける構成を示す。図１０に
おいて、上例のピンに相当するパタン発生器はテスト結
果を格納する機能をもち、下側のピンに相当するパタン
発生器はテスタパタン発生の機能をもつ。

【００４５】図１１および図１２は図１０のさらに詳細
を示すブロック図である。すなわち、図１１は、図１０
において、下側のピンに対応するパタン発生器中のテス
ト結果記憶回路ＴＭを命令データ記憶回路ＩＭとして用
いた例である。図１２は、図１０において、上側のピン
に対応するパタン発生器中のテスタパタン記憶回路ＰＭ
をすべてテスト結果記憶回路ＴＭとして用いた例であ
る。

【００４６】図１３は、アルゴリズミックなパタン発生
を必要としない単純なパタンの連続発生の場合の例を示
す。上述した実施例に示したように、４組のメモリブロ
ックのデータは、命令データを格納する領域ＩＭをテス
ト結果を格納する領域ＴＭとして構成したものである。
図１０の例に示した順次の各ピンあてのパタン発生器に
おいて独立にパタン発生と、テスト結果の格納を実行す
る。

【００４７】

【発明の効果】本発明によれば、命令データとパタンデ
ータとを共通の記憶回路に格納し、テスト結果を格納す
るときにはテスタパタン記憶回路にもテスト結果を格納
し、テスタパタンを出力するときにはテスト結果記憶回
路にも命令データを格納するようにパタン発生制御回路
によってそのアドレスカウンタを介してこれら記憶回路
をアドレス制御するようにしたので、各ピン毎のアルゴ
リズミックなパタン発生とテスト結果の格納を少ないハ
ード量で各ピン毎に実現させることができ、以て、パー
ピンアーキテクチャの半導体テスタの難点を、ハード
（回路）規模の大幅な増大なく実現できる。

【００４８】しかも、本発明によれば、アルゴリズミッ
クなパタン発生を必要としない、すなわち単純な連続パ
タンの発生には不要となる、アルゴリズミックなパタン
発生に必要な専用の命令記憶領域と、アルゴリズミック
なパタン発生にのみ必要となる余分なテスト結果情報の
格納領域とを有効に使用することができるので、記憶領
域についても、たとえば、図１０および図１１に示した
ように、各ピン毎に少ないメモリ容量で、単純な連続パ
タンの発生、および演算用の命令データの記憶場所を必
要とするアルゴリズミックなパタンの発生のいずれにも
柔軟に対応できる利点を有する。

【００４９】さらにまた、本発明ではパタン発生制御回
路において、たとえば図２に示したように３組のダウン
カウンタと３組のアップカウンタと２組のレジスタを設
けるなどして、このパタン発生制御回路によって、いか
なる種類の分岐も実現できる。たとえば、表１および表
２に示した命令を用いて、“ＧＡＬＯＰＰＩＮＧ”と呼
ばれる複雑なパタン発生を行うこともできる。

【図面の簡単な説明】

【図１】本発明パタン発生器の一実施例を示すブロック
図である。

【図２】図１中のパタン発生制御回路の具体例を示すブ
ロック図である。

【図３】本発明実施例で用いるデータの定義の説明図で
ある。

【図４】本発明実施例における動作の具体例を示すタイ
ミングチャートである。

【図５】本発明実施例における動作の具体例を示すタイ
ミングチャートである。

【図６】本発明実施例における動作の具体例を示すタイ
ミングチャートである。

【図７】本発明実施例における動作の具体例を示すタイ
ミングチャートである。

【図８】表１および表２に定義した命令の実行動作の一
例を示すフローチャートである。

【図９】図１中のテスト結果格納制御回路の具体例を示
すブロック図である。

【図１０】図１のパタン発生器を用いて構成した半導体
テスタの一実施例の一部分を示すブロック図である。

【図１１】図１０の詳細例を示すブロック図である。

【図１２】図１０の詳細例を示すブロック図である。

【図１３】図１のパタン発生器を用いて構成した半導体
テスタの一実施例の一部分を示すブロック図である。

【符号の説明】

ＰＭ テスタパタン記憶回路 ＴＭ テスト結果記憶回路 ＩＭ 命令データ記憶回路 ＰＣ パタン発生制御回路 ＦＭ 波形生成回路 ＦＡ パタン比較回路 ＴＣ テスト結果格納制御回路 ＩＳＲ 命令データフェッチレジスタ ＤＷＣ１〜ＤＷＣ３ ダウンカウンタ ＵＰＣ１〜ＵＰＣ３ アップカウンタ ＲＥＧ１，ＲＥＧ２ データ一時記憶レジスタ ＡＤＣ アドレスカウンタ ＢＵＳ データバス ＤＥＣ 命令デコーダ ＤＥＴ カウント終了検出器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリツク ジエニングス 神奈川県相模原市淵野辺２−２−１ ヴエ リシス インコーポレイテツド内 (72)発明者 木村 隆 神奈川県相模原市淵野辺２−２−１ ヴエ リシス インコーポレイテツド内 (72)発明者 鳴海 直明 神奈川県相模原市淵野辺２−２−１ ヴエ リシス インコーポレイテツド内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 予めテスタパタンを記憶し、それを連続
   して発生し、テスト対象の半導体デバイスから発生され
   る信号を受信し、テスタパタンの中に予め記述されたパ
   タンと比較しこれを格納する半導体テスタのパタン発生
   器であって、 発生波形および期待される受信波形を記述したパタンデ
   ータを格納するテスタパタン記憶回路と、該テスタパタ
   ン記憶回路の次段に接続され、前記パタンデータに基づ
   いて複数の種類の波形を発生する波形生成回路と、前記
   パタンデータを連続して取り出すために、前記テスタパ
   タン記憶回路へ連続してアドレスを供給するパタン発生
   制御回路と、前記テスト対象の半導体デバイスから連続
   して発生される信号に基づいて得られた２値信号を受信
   し、その連続して受信した２値信号と前記テスタパタン
   で記述された期待パタンとを比較するパタン比較回路
   と、その比較結果を記憶するテスト結果記憶回路と、前
   記テスト結果記憶回路のアドレスを発生するテスト結果
   格納制御回路とを具え、 前記パタン発生制御回路により前記パタン記憶装置に格
   納されている一連の波形の種類を記述したパタンデータ
   が格納されているパタン記憶装置のアドレスを演算によ
   り求め、その演算の手順をプログラムした命令データを
   テスタパタン発生の際に読み出し演算しながら連続して
   テスタパタンを発生するアルゴリズミックパタン発生を
   実行し、前記演算の手順を記述した一連の命令の命令デ
   ータと前記パタンデータとを前記テスタパタン記憶回路
   に格納し、前記演算の手順を記述した一連の命令の命令
   データを前記パタン発生制御回路に取り込み、当該パタ
   ン発生制御回路によって前記テスタパタン記憶回路およ
   び前記テスト結果記憶回路を制御して、テスト結果を格
   納するときには前記テスタパタン記憶回路にもテスト結
   果を格納し、テスタパタンを出力するときには前記テス
   ト結果記憶回路にも命令データを格納するようにしたこ
   とを特徴とする半導体テスタのパタン発生器。
2. 【請求項２】 前記命令データを下記の１５種類の制御
   命令を組合せて構成することを特徴とする請求項１記載
   の半導体テスタのパタン発生器。 【表１】 【表２】
3. 【請求項３】 前記パタン発生制御回路は、複数のアッ
   プカウンタ、複数のダウンカウンタ、および前記複数の
   アップカウンタおよび前記複数のダウンカウンタの値を
   一時記憶させるための複数のレジスタを具え、前記複数
   のアップカウンタ、前記複数のダウンカウンタおよび前
   記複数のレジスタを専用のバスで接続したことを特徴と
   する請求項１または２記載の半導体テスタのパタン発生
   器。
4. 【請求項４】 前記テスト結果格納制御回路は、テスト
   実行の全サイクルにわたって、各サイクル毎にそのテス
   ト回数を計数するサイクルカウンタと、期待パタンとの
   比較結果で、期待パタンと異なることが検出されたとき
   に前記テスト結果記憶回路のアドレスを１つずつ増加さ
   せる結果記憶アドレスカウンタとを具えたことを特徴と
   する請求項１ないし３のいずれかの項に記載の半導体テ
   スタのパタン発生器。
5. 【請求項５】 前記テスト結果記憶回路において、前記
   テスト結果格納制御回路における前記結果記憶アドレス
   カウンタで指定されたアドレスに前記サイクルカウンタ
   のカウント値、および該カウント値に対応する受信デー
   タと期待パタンとの比較結果のデータを前記結果記憶ア
   ドレスカウンタで指定されたアドレスに格納させるよう
   にしたことを特徴とする請求項４記載の半導体テスタの
   パタン発生器。