JPH05282900A - 半導体メモリ集積回路 - Google Patents

半導体メモリ集積回路

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JPH05282900A
JPH05282900A JP4001092A JP4001092A JPH05282900A JP H05282900 A JPH05282900 A JP H05282900A JP 4001092 A JP4001092 A JP 4001092A JP 4001092 A JP4001092 A JP 4001092A JP H05282900 A JPH05282900 A JP H05282900A
Authority
JP
Japan
Prior art keywords
test
data
compressor
address
integrated circuit
Prior art date
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Withdrawn
Application number
JP4001092A
Other languages
English (en)
Inventor
Michio Ouchi
陸夫 大内
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Read Only Memory (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】 【目的】ＲＯＭマクロテスト時の一般信号との兼用によ
る一般信号の性能ダウン，テストピン数のオーバーヘッ
ドおよびテストパターンの減少。 【構成】ＲＯＭマクロに対し、テストアドレス発生器１
からテストアドレス信号ＳＴＡを発生し、ＲＯＭからの
テスト出力データＳＴＤをパターン圧縮するデータ圧縮
回路４を付加する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ集積回路に
関し、特に内蔵する読出専用メモリ（ＲＯＭ）のテスト
に関する。
【０００２】
【従来の技術】近年、ゲートアレイにおいても、敷き詰
め構造の登場により、ＲＡＭやＲＯＭといった記憶マク
ロの内蔵が一般化してきた。
【０００３】この様な記憶マクロのテストをする場合
に、従来から外部一般信号端子を一般信号と兼用して、
記憶マクロのテストアドレステスト入力データ，テスト
出力データ等のテスト信号を外部に引き出したり、記憶
マクロと接続されている機能論理ブロックによって記憶
マクロを動作させて、読み取り判定をその機能論理ブロ
ックにより行なうなどして、良否判定を行ってきた。
【０００４】
【発明が解決しようとする課題】この従来の半導体メモ
リ集積回路は、内蔵するＲＯＭやＲＡＭをテストするの
に、一般信号とテスト信号がＩＣの外部信号端子を兼用
するために、テストアドレス，テストデータ出力端子と
マクロに対する一般信号との切り換え回路の挿入に供な
う外部信号入出力端子の性能ダウン、ＲＯＭを検証する
為のテストパターンの増大、テスト時間の増大等の問題
があった。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ集
積回路は、複数個の読出専用メモリを有する半導体メモ
リ集積回路において、テストモード時に前記読出専用メ
モリにテストアドレス信号を入力するテストアドレス信
号発生回路と、前記読出専用メモリの出力するテストデ
ータを入力して符号化信号圧縮を行なうデータ圧縮回路
を付加して構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。通常
モードにおいて、マルチプレックサス２は一般アドレス
信号ＳＡをＲＯＭ３に入力して一般ＲＯＭ出力信号ＳＯ
を出力する。
【０００７】テストモードにおいて、マルチプレックサ
２はテストイネーブルＴＥを入力して、テストクロック
ＴＣＫを入力してテストアドレス発生器１が出力するテ
ストアドレスＳＴＡをＲＯＭ３に切換えて入力し、テス
トアドレス信号に対応するテスト出力データＳＴＤをデ
ータ圧縮回路４に入力する。
【０００８】データ圧縮回路４は、テストクロックＴＣ
Ｋ毎のアドレスに対応したデータがシグネチャーレジス
タを使用して演算・圧縮される。この圧縮データを格納
しておくと、テストスピードは、外部回路に関係なく、
テストアドレス発生器１およびデータ圧縮回路４のスピ
ードにのみ制御されるので、ワード数ｗの大きなメモリ
に対してテスト時間の短縮効果がある。
【０００９】
【発明の効果】以上説明したように本発明は、テストア
ドレス発生器とデータ圧縮回路を設けたので、一般信号
端子数の軽減と、テスト時間の軽減が可能である。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【符号の説明】
１ テストアドレス発生器 ２ マルチプレックサ ３ ＲＯＭ ４ データ圧縮回路 ＳＴＡ テストアドレス信号 ＳＴＤ テストデータ ＴＣＫ テストクロック ＴＥ テストイネーブル

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数個の読出専用メモリを有する半導体
    メモリ集積回路において、テストモード時に前記読出専
    用メモリにテストアドレス信号を入力するテストアドレ
    ス信号発生回路と、前記読出専用メモリの出力するテス
    トデータを入力して符号化信号圧縮を行なうデータ圧縮
    回路を付加したことを特徴とする半導体メモリ集積回
    路。
JP4001092A 1992-02-27 1992-02-27 半導体メモリ集積回路 Withdrawn JPH05282900A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5925141A (en) * 1997-02-04 1999-07-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with data scramble circuit
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Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990518