JPH0566249A - テスト機能付半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 外部から入力するテストベクトルを少なくす
る。 【構成】 記憶回路および記憶装置をアクセスするアド
レスを生成する疑似乱数発生器４４，４５と、アドレス
の指し示す記憶回路および記憶装置のデータを圧縮する
データ圧縮器４６，４７のテスト用ハードウェアの付加
によりセルフテスト機能を構成した。これにより、記憶
回路および記憶装置のテストが、テストモード設定，デ
ータ書き込み読み出し制御信号の入力，最後の圧縮値比
較のテストベクトルのみで、ほとんど同一ベクトルの単
純な繰り返して行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は内部に記憶回路を保有す
るかあるいは外部に記憶装置を接続する半導体集積回路
に係り、特に内蔵または外部に接続される記憶回路のテ
スト機能を実現するためのテスト機能付半導体集積回路
に関するものである。

【０００２】

【従来の技術】従来の半導体集積回路の一例を図５に示
し説明する。この図５は従来の半導体集積回路のシステ
ム構成を簡単に示した図である。同図において、４１は
例えばデジタル信号処理マイクロプロセッサを構成する
半導体集積回路、４２はその半導体集積回路４１に接続
される外部データメモリ、４３はこの半導体集積回路４
１に内蔵した内部データメモリである。

【０００３】ここで、Ａは半導体集積回路４１のデータ
アドレス入力端子、Ｄはそのデータ入出力端子、ＥＡは
外部データアドレス入力端子、ＥＤは外部データ入出力
端子、ＩＡは内部データアドレス入力端子、ＩＤは内部
データ入出力端子、ＲＤは半導体集積回路４１のデータ
リード信号出力端子、ＷＲはそのデータライト信号出力
端子である。ＥＲＤは外部データリード信号入力端子、
ＥＷＲは外部データライト信号入力端子、ＩＲＤは内部
データリード信号入力端子、ＩＷＲは内部データライト
信号入力端子である。なお図５中、外部よりの実線の矢
印はアドレスを示し、斜線の入った矢印はデータを示
す。

【０００４】次に外部データメモリ４２と内部データメ
モリ４３をＲＡＭで構成した場合の動作について説明す
る。まず、外部データメモリ４２をテストする場合に
は、アドレスを外部データアドレス入力端子ＥＡ、デー
タを外部データ入出力端子ＥＤにそれぞれセットし、書
き込みと読み出しを繰り返し行いチェックする。そし
て、書き込みと読み出しの切り替えは外部データリード
信号入力端子ＥＲＤ、外部データライト信号入力端子Ｅ
ＷＲによりそれぞれ行う。

【０００５】すなわち、外部データリード信号入力端子
ＥＲＤがイネーブルのときは読み出し、外部データライ
ト信号入力端子ＥＷＲがイネーブルのときは書き込みを
行う。そして、アドレスとデータのセットは、このシス
テム外部からかあるいは半導体集積回路４１の制御によ
るデータアドレス入力端子Ａとデータ入出力端子Ｄによ
り行われる。半導体集積回路４１にて制御される場合デ
ータの読み出しおよび書き込みは、データリード信号出
力端子ＲＤと外部データリード信号入力端子ＥＲＤ、デ
ータライト信号出力端子ＷＲと外部データライト信号入
力端子ＥＷＲを接続して制御する。

【０００６】つぎに、内部データメモリ４３をテストす
る場合には、テストするアドレスを内部データアドレス
入力端子ＩＡ、データを内部データ入出力端子ＩＤにそ
れぞれセットし、書き込みと読み出しを繰り返し行いチ
ェックする。そして、書き込みと読み出しの切り替えは
内部データリード信号入力端子ＩＲＤ、内部データライ
ト信号入力端子ＩＷＲにより行う。すなわち、内部デー
タリード信号入力端子ＩＲＤがイネーブルのときは読み
出し、外部データライト信号入力端子ＩＷＲがイネーブ
ルのときは書き込み動作を行う。

【０００７】ここで、内部メモリアクセスのための外部
端子が無い場合には、半導体集積回路４１のサポートす
る命令を組み合わせて同様の動作を実現する。つまり、
アドレスセット命令→データライト命令→・・・アドレ
スセット命令→データリード命令のようにプログラミン
グしておき実行する。

【０００８】ところで、ＲＡＭのテストについては数種
類のテスト法が提案されているが、ここで全ビットの
“０”と“１”の書き込み，読み出しを行う場合を考え
てみる。内部データメモリ４３が４ｋｗのＲＡＭである
と仮定すると“０”ライト、“０”リード、“１”ライ
ト、“１”リードと４ｋｗ×４＝１６ｋ回のメモリアク
セスが必要になる。つまり、１６ｋのテストベクトルが
内部データメモリ４３のテストに必要になる。もちろん
外部データメモリ４２についても同様のテストベクトル
が必要になる。

【０００９】

【発明が解決しようとする課題】このように上述した従
来の半導体集積回路においては、内部メモリおよび接続
された外部メモリのテストに要するテストベクトル数が
膨大になるという問題点があった。

【００１０】本発明は以上の点に鑑み、上記のような課
題を解決するためになされたもので、その目的は、疑似
乱数をテストベクトルに用いて外部から入力するテスト
ベクトルを少なくすることが可能な、自己メモリテスト
機能を有する半導体集積回路を得ることにある。また本
発明の他の目的は、内部で発生する疑似乱数をテストベ
クトルに用いた場合でも故障発生時のアドレスおよびデ
ータをモニタすることが可能なテスト機能付半導体集積
回路を得ることにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め本発明は、内部に記憶回路を保有するかあるいは外部
に記憶装置を接続する半導体集積回路において、記憶回
路および記憶装置をアクセスするアドレスを生成する第
１の疑似乱数発生器と、上記記憶回路および記憶装置に
記憶するデータを生成する第２の疑似乱数発生器と、上
記アドレスの示す前記記憶回路および記憶装置のデータ
を圧縮する第１のデータ圧縮器を備えたものである。ま
た、本発明の別の発明によるテスト機能付半導体集積回
路は、上記のものにおいて、第１の疑似乱数発生器の生
成するアドレスを圧縮する第２のデータ圧縮器を備えた
ものである。

【００１２】また、本発明の他の発明によるテスト機能
付半導体集積回路は、記憶回路をアクセスするアドレス
を生成する疑似乱数発生器と、アドレスの指し示す記憶
回路のデータを圧縮するデータ圧縮器と、外部からの信
号に従って前記疑似乱数発生器で発生したアドレスおよ
びそのアドレスの指し示す記憶回路のデータを退避させ
る退避レジスタを具備し、これにより故障が発生した時
にアクセスしているアドレスおよびデータを外部に出力
するようにしたものである。

【００１３】

【作用】本発明においては、テスト時に、疑似乱数発生
器により記憶回路および記憶装置をアクセスするアドレ
スが生成され、データ圧縮器により記憶回路および記憶
装置の出力するデータが圧縮される。また本発明の他の
発明においては、テスト時に、疑似乱数発生器により記
憶回路をアクセスするアドレスが生成され、データ圧縮
器により記憶回路の出力するデータが圧縮される。そし
て退避レジスタにより、故障発生時に、アクセスしてい
るアドレスおよびデータを退避させることができる。

【００１４】

【実施例】図１は本発明によるテスト機能付半導体集積
回路の一実施例を示したブロック図で、本発明の機能ブ
ロック図を示したものである。図１において図５と同一
符号のものは相当部分を示し、４４は外部データメモリ
４２と内部データメモリ４３を指定するアドレスを生成
する疑似乱数発生器、４５は書き込みおよび読み出しを
行うデータを生成する疑似乱数発生器で、この疑似乱数
発生器４４は記憶回路および記憶装置をアクセスするア
ドレスを生成する疑似乱数発生器であり、疑似乱数発生
器４５は記憶回路および記憶装置に記憶するデータを生
成する疑似乱数発生器である。

【００１５】４６は外部データメモリ４２と内部データ
メモリ４３の出力するデータを圧縮するデータ圧縮器、
４７は疑似乱数発生器４４の生成するアドレスを圧縮す
るデータ圧縮器で、このデータ圧縮器４６はアドレスの
示す記憶回路および記憶装置のデータを圧縮するデータ
圧縮器であり、データ圧縮器４７はアドレスを圧縮する
データ圧縮器である。

【００１６】そして、アドレスのアドレス長がアクセス
する記憶回路および記憶装置により異なる際、各々アド
レス長の疑似乱数発生器４４を複数設け、また、データ
のデータ長がアクセスする記憶回路および記憶装置によ
り異なる際、各々データ長の疑似乱数発生器４５を複数
設けるように構成されている。

【００１７】また、記憶回路および記憶装置の出力する
データ長が記憶回路および記憶装置により異なる際、各
々データのデータ圧縮器４６を複数設け、さらに、アド
レスのアドレス長がアクセスする前記記憶回路および記
憶装置により異なる際、各々アドレス長のデータ圧縮器
４７を複数設けるように構成されている。なお、図１に
おいて鎖線の矢印は外部メモリテスト時を示し、点線の
矢印は内部メモリテスト時を示す。

【００１８】図２は図１で示した疑似乱数発生器の構成
例を示した図で、３２ビットの疑似乱数発生器４４およ
び４５の構成例である。図３は図１で示したデータ圧縮
器の構成例を示した図で、３２ビットのデータ圧縮器４
６および４７の構成例である。この図２，図３において
５０はラッチ、５１は排他的論理和回路である。

【００１９】次に動作について外部データメモリをテス
トする場合を例にとり説明する。テスト時には半導体集
積回路４１内部の疑似乱数発生器４４がアドレス入力端
子Ａとデータ圧縮器４７、疑似乱数発生器４５とデータ
圧縮器４６がデータ入出力端子Ｄにそれぞれ接続されて
いる。そして、外部データメモリ４２に対する書き込み
および読み出しの制御は、データリード信号出力端子Ｒ
Ｄと外部データリード信号入力端子ＥＲＤ、データライ
ト信号出力端子ＷＲと外部データライト信号入力端子Ｅ
ＷＲをそれぞれ接続して行う。まず、データライト信号
出力端子ＷＲがイネーブルのとき、外部データメモリ４
２の疑似乱数発生器４４の示すアドレスに、疑似乱数発
生器４５の発生するデータを書き込む。

【００２０】つぎに、データライト信号出力端子ＷＲが
ディスエーブルになった時点で疑似乱数発生器４４と４
５の値を更新する。そして、データリード信号出力端子
ＲＤがイネーブルのとき、外部データメモリ４２のデー
タを読み出し、データ圧縮器４６でそのデータを圧縮
し、これと同時にデータ圧縮器４７でアドレスの圧縮を
行う。ここで、データリード信号出力端子ＲＤがディス
エーブルになった時点でデータ圧縮器４６と４７の値を
シフトする。このようにして行われた一連の書き込み，
読み出し動作の最後に、データ圧縮器４６と４７の値を
読み出してチェックする。

【００２１】つぎに、内部データメモリ４３についても
同様の処理でテストを行う。半導体集積回路４１内部か
あるいは外部で、データリード信号出力端子ＲＤと内部
データリード信号入力端子ＩＲＤ、データライト信号出
力端子ＷＲと内部データライト信号入力端子ＩＷＲをそ
れぞれ接続してテストする。

【００２２】ここで、内部データメモリ４３と外部デー
タメモリ４２のどちらを選ぶかは、元々メモリ空間で区
分されているか、外部と内部切り替え用の命令が用意さ
れている場合は不要である。選ぶ機能を持たない場合は
新たに制御回路を設ける必要がある。データ圧縮器４７
はアドレスが正常に生成されているかを確認するための
ものであり、確認の必要がなければ省略してもよい。ま
た、内部データメモリ４３と外部データメモリ４２のデ
ータ長およびアドレス長が異なる場合は、各々のビット
長に対応する疑似乱数発生器およびデータ圧縮器を複数
個設ければよい。

【００２３】図４は本発明によるテスト機能付半導体集
積回路の他の実施例を示したブロック図であり、同図に
おいて図１〜図３と同一符号のものは相当部分を示して
いる。この実施例において図１のものと異なる点は、内
部データメモリ４３をアクセスするアドレスをトリガ信
号入力端子Ｔからのトリガ信号に同期して退避させる退
避レジスタ４８と、内部データメモリ４３から読み出さ
れたデータを同じトリガ信号に同期して退避させる退避
レジスタ４９とを設け、これら退避レジスタ４８，４９
により故障発生時にアクセスしているアドレスおよびデ
ータを退避させるようにしたことである。

【００２４】これについて詳述する。上述した図１の実
施例においては、データメモリのアクセスが内部のメモ
リ４３のアクセスのみで、外部メモリ４２をアクセスす
る必要がないシステムの場合、不要となるデータアドレ
ス入力端子Ａはコスト面から設けないのが通常である。
この場合内部で発生させたアドレスおよびデータを外部
からモニタすることは容易ではない。このため、記憶回
路が故障した際、その故障が起きたアドレスおよび読み
出しデータを特定することが非常に困難である。すなわ
ち、テストベクトル数を減少させるために、内部で疑似
乱数を発生させテストアドレスおよび書き込みのテスト
データとして用いているが、この場合、故障発生時のア
ドレスおよびデータをモニタすることが困難である。

【００２５】しかるに本発明はこのような問題点を解決
するためになされたもので、図４に示すように、内部デ
ータメモリ４３をアクセスするアドレスを生成する疑似
乱数発生器４４と、そのアドレスの指し示す内部データ
メモリ４３のデータを圧縮するデータ圧縮器４６と、外
部からのトリガ信号によって疑似乱数発生器４４で発生
したアドレスおよびそのアドレスの指し示す内部データ
メモリ４３のデータを退避させる退避レジスタ４８，４
９とを設けることにより、故障が発生した時にアクセス
しているアドレスおよびデータを外部に出力するように
構成したものである。

【００２６】次に動作について説明する。テスト時には
半導体集積回路４１内部の疑似乱数発生器４４と退避レ
ジスタ４８が内部データアドレス入力端子ＩＡに、疑似
乱数発生器４５，データ圧縮器４６および退避レジスタ
４９が内部データ入出力端子ＩＤに接続される。そし
て、内部データメモリ４３に対する書き込み及び読み出
しの制御は、データリード信号出力端子ＲＤと内部デー
タリード信号入力端子ＩＲＤ、データライト信号出力端
子ＷＲと内部データライト信号入力端子ＩＷＲを接続し
て行う。

【００２７】まずデータライト信号出力端子ＷＲがイネ
ーブルの時、内部データメモリ４３の疑似乱数発生器４
４の示すアドレスに、疑似乱数発生器４５の発生するデ
ータを書き込む。次にデータライト信号出力端子ＷＲが
ディスエーブルになった時点で疑似乱数発生器４４と４
５の値を更新する。

【００２８】つぎにデータリード信号出力端子ＲＤがイ
ネーブルの時、内部データメモリ４３のデータを読み出
し、データ圧縮器４６でそのデータを圧縮する。そして
データリード信号出力端子ＲＤがディスエーブルになっ
た時点でデータ圧縮器４６の値をシフトする。この一連
の書き込み読み出し動作中、データ圧縮器４６の値は常
にチップ外部に出力されている。

【００２９】この出力値があらかじめシミュレーション
で求めた期待値とチップ外部（ＬＳＩテスタ等）で比較
し、もし不一致箇所が生じるとその時点でトリガ信号入
力端子Ｔに、トリガ信号を入力する。このトリガ信号が
入力されると退避レジスタ４８，４９の内容が更新さ
れ、データ圧縮値が期待値と食い違う時のアドレスとデ
ータがそれぞれ退避レジスタ４８と４９に格納される。
従って、退避レジスタ４８，４９のデータを呼び出すこ
とにより、不良発生時のアドレスとデータを知ることが
できる。

【００３０】

【発明の効果】以上説明したように本発明のテスト機能
付半導体集積回路は、外部データメモリおよび内部デー
タメモリのテストが、テストモード設定・データ書き込
み読み出し制御信号の入力・最後の圧縮値比較のテスト
ベクトルのみでほとんど同一ベクトルの単純な繰り返し
で行える。そのため、アドレスのセット・データの読み
書きに要する膨大なテストベクトルが省略できる効果が
ある。本発明では１６ｋがおよそ１００未満のテストベ
クトルになる。さらに、ＬＳＩテスタにおけるテストベ
クトルメモリが削減でき、コスト削減に効果がある。

【００３１】また本発明の他の発明によれば、内部で発
生する疑似乱数をテストベクトルに用いた場合でも、故
障発生時のアドレスおよびデータをモニタすることがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明によるテスト機能付半導体集積回路の一
実施例を示したブロック図である。

【図２】図１で示した疑似乱数発生器の構成例を示した
図である。

【図３】図１で示したデータ圧縮器の構成例を示した図
である。

【図４】本発明によるテスト機能付半導体集積回路の他
の実施例を示したブロック図である。

【図５】従来の半導体集積回路の一例を示したブロック
図である。

【符号の説明】

４１ 半導体集積回路 ４２ 外部データメモリ ４３ 内部データメモリ ４４，４５ 疑似乱数発生器 ４６，４７ データ圧縮器 ４８，４９ 退避レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 内部に記憶回路を保有するかあるいは外
   部に記憶装置を接続する半導体集積回路において、前記
   記憶回路および記憶装置をアクセスするアドレスを生成
   する第１の疑似乱数発生器と、前記記憶回路および記憶
   装置に記憶するデータを生成する第２の疑似乱数発生器
   と、前記アドレスの示す前記記憶回路および記憶装置の
   データを圧縮する第１のデータ圧縮器を備えたことを特
   徴とするテスト機能付半導体集積回路。
2. 【請求項２】 請求項１において、第１の疑似乱数発生
   器の生成するアドレスを圧縮する第２のデータ圧縮器を
   備えたことを特徴とするテスト機能付半導体集積回路。
3. 【請求項３】 内部に記憶回路を保有する半導体集積回
   路において、前記記憶回路をアクセスするアドレスを生
   成する第１の疑似乱数発生器と、前記記憶回路に記憶す
   るデータを生成する第２の疑似乱数発生器と、前記アド
   レスの示す前記記憶回路のデータを圧縮するデータ圧縮
   器と、前記記憶回路をアクセスするアドレスを外部から
   の信号に従って取り込む第１のレジスタと、前記記憶回
   路から読み出されたデータを前記信号に従って取り込む
   第２のレジスタを備えたことを特徴とするテスト機能付
   半導体集積回路。