JPH02304634A - プロセッサシステム - Google Patents
プロセッサシステムInfo
- Publication number
- JPH02304634A JPH02304634A JP1125953A JP12595389A JPH02304634A JP H02304634 A JPH02304634 A JP H02304634A JP 1125953 A JP1125953 A JP 1125953A JP 12595389 A JP12595389 A JP 12595389A JP H02304634 A JPH02304634 A JP H02304634A
- Authority
- JP
- Japan
- Prior art keywords
- coprocessor
- main memory
- register
- save area
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサと、マイクロプログラムを
内蔵して前記マイクロプロセッサの要求に対して実行を
処理するコプロセッサ（Ｃｏｐｒｏｃｅｓｓｏｒ）とを
備えたプロセッサシステムに利用され、特に、前記コプ
ロセッサのマイクロプログラムのデバッグ方式を改善し
たプロセッサシステムに関する。
内蔵して前記マイクロプロセッサの要求に対して実行を
処理するコプロセッサ（Ｃｏｐｒｏｃｅｓｓｏｒ）とを
備えたプロセッサシステムに利用され、特に、前記コプ
ロセッサのマイクロプログラムのデバッグ方式を改善し
たプロセッサシステムに関する。
本発明は、マイクロプロセッサと、主メモリと、マイク
ロプログラムを内蔵して前記マイクロプロセッサの実行
要求に対して処理を行うコプロセッサを備えたプロセッ
サシステムにおいて、前記コプロセッサのマイクロプロ
グラムのデバッグを、１命令実行ごとに前記コブログラ
ムの内部レジスタを前記主メモリのコブログラム内部レ
ジスタセーブ領域に退避することで行うことにより、 前記コプロセッサのマイクロプログラムのデバッグを簡
単に行えるようにしたものである。
ロプログラムを内蔵して前記マイクロプロセッサの実行
要求に対して処理を行うコプロセッサを備えたプロセッ
サシステムにおいて、前記コプロセッサのマイクロプロ
グラムのデバッグを、１命令実行ごとに前記コブログラ
ムの内部レジスタを前記主メモリのコブログラム内部レ
ジスタセーブ領域に退避することで行うことにより、 前記コプロセッサのマイクロプログラムのデバッグを簡
単に行えるようにしたものである。
従来、この種のプロセッサシステムは、例えば、第３図
に示すように、マイクロプロセッサ１０と、マイクロプ
ログラムが格納されているコプロセッサＦＷ２１を持つ
コプロセッサ２０と、コプロセッサ２０の内部レジスタ
をセーブするコプロセッサレジスタセーブ領域３１を持
つ主メモリ３０と、マイクロプロセッサ１０とコプロセ
ッサ２０と主メモリ３０とを接続する外部バス４０と、
マイクロプロセッサ１０がコプロセッサ２０に実行を要
求するコプロセッサ実行要求１１とで構成される。
に示すように、マイクロプロセッサ１０と、マイクロプ
ログラムが格納されているコプロセッサＦＷ２１を持つ
コプロセッサ２０と、コプロセッサ２０の内部レジスタ
をセーブするコプロセッサレジスタセーブ領域３１を持
つ主メモリ３０と、マイクロプロセッサ１０とコプロセ
ッサ２０と主メモリ３０とを接続する外部バス４０と、
マイクロプロセッサ１０がコプロセッサ２０に実行を要
求するコプロセッサ実行要求１１とで構成される。
この構成によるコプロセッサ２０では、第４図の流れ図
に示すように、まず、マイクロプロセッサ１０が演算処
理実行要求をコプロセッサ実行要求１１を通してコプロ
セッサ２０に通知する。コプロセッサ２０はコプロセッ
サ実行要求１１を受は取ると、実行要求の解析を行い（
ステップ３１１．５１２）、演算処理実行要求であれば
、演算処理を実行しくステップ５１４） 、その後、内
部レジスタをクリアしてマイクロプロセッサ１０からの
実行要求を持つ（ステップ５１５）。
に示すように、まず、マイクロプロセッサ１０が演算処
理実行要求をコプロセッサ実行要求１１を通してコプロ
セッサ２０に通知する。コプロセッサ２０はコプロセッ
サ実行要求１１を受は取ると、実行要求の解析を行い（
ステップ３１１．５１２）、演算処理実行要求であれば
、演算処理を実行しくステップ５１４） 、その後、内
部レジスタをクリアしてマイクロプロセッサ１０からの
実行要求を持つ（ステップ５１５）。
次に、マイクロプロセッサ１０は、レジスタダンプ実行
要求をコプロセッサ実行要求１１を通して、コプロセッ
サ２０に通知する。コプロセッサ２０が実行要求を受は
取ると実行要求の解析をしくステップＳｌｌ、５１２）
、レジスタダンプ実行要求であれば、メインメモリ３０
のコプロセッサレジスタセーブ領域３１にコプロセッサ
２０の内部レジスタを退避する （ステップＳ １３）
。
要求をコプロセッサ実行要求１１を通して、コプロセッ
サ２０に通知する。コプロセッサ２０が実行要求を受は
取ると実行要求の解析をしくステップＳｌｌ、５１２）
、レジスタダンプ実行要求であれば、メインメモリ３０
のコプロセッサレジスタセーブ領域３１にコプロセッサ
２０の内部レジスタを退避する （ステップＳ １３）
。
前述した従来のプロセッサシステムにおけるコプロセッ
サは、実行した後、内部レジスタをクリアしてしまって
いるので、コプロセッサの内部レジスタをメモリに退避
しても、全ての内部レジスタを見ることができない。か
つ、既存のソフトウェアプログラムでは、実行できない
ので、わざわざデバッグ用のプログラムを用意しなけれ
ばならないので、コプロセッサのマイクロプログラムの
デバッグが非常に困難である欠点があった。
サは、実行した後、内部レジスタをクリアしてしまって
いるので、コプロセッサの内部レジスタをメモリに退避
しても、全ての内部レジスタを見ることができない。か
つ、既存のソフトウェアプログラムでは、実行できない
ので、わざわざデバッグ用のプログラムを用意しなけれ
ばならないので、コプロセッサのマイクロプログラムの
デバッグが非常に困難である欠点があった。
本発明の目的は、前記の欠点を除去することにより、コ
プロセッサのマイクロプログラムのデバッグを簡単に行
うことができるプロセッサシステムを提供することにあ
る。
プロセッサのマイクロプログラムのデバッグを簡単に行
うことができるプロセッサシステムを提供することにあ
る。
本発明は、マイクロプロセッサと、内部レジスタおよび
マイクロプログラムを含み前記マイクロプロセッサから
の実行命令に対応して動作を行うコプロセッサと、前記
コプロセッサの内部レジスタをセーブするセーブ領域を
持つ主メモリと、前記マイクロプロセッサ、前記コプロ
セッサおよび前記主メモリを接続する外部バスとを備え
たプロセッサシステムにおいて、前記コプロセッサは、
前記主メモリ内のセーブ領域のアドレスを格納するアド
レス格納手段と、前記コプロセッサの内部レジスタを前
記主メモリ内のセーブ領域にダンプするか否かを切り換
える制御を行う切換制御手段とを含むことを特徴とする
。
マイクロプログラムを含み前記マイクロプロセッサから
の実行命令に対応して動作を行うコプロセッサと、前記
コプロセッサの内部レジスタをセーブするセーブ領域を
持つ主メモリと、前記マイクロプロセッサ、前記コプロ
セッサおよび前記主メモリを接続する外部バスとを備え
たプロセッサシステムにおいて、前記コプロセッサは、
前記主メモリ内のセーブ領域のアドレスを格納するアド
レス格納手段と、前記コプロセッサの内部レジスタを前
記主メモリ内のセーブ領域にダンプするか否かを切り換
える制御を行う切換制御手段とを含むことを特徴とする
。
アドレス格納手段は、マイクロプロセッサからのレジス
タダンプアドレスセット要求によりコプロセッサの内部
レジスタに、主メモリのセーブ領域の指定アドレスを格
納する。切換制御手段は、前記コプロセッサの内部メモ
リを前記主メモリのセーブ領域にダンプさせるか否かに
従って、例えば、レベル「１」またはレベル「０」のダ
ンプ切換信号を前記コプロセッサに人力する。そしてダ
ンプ切換信号が「１」のときジャンプ条件が真であり、
「０」のとき偽となるように構成される。
タダンプアドレスセット要求によりコプロセッサの内部
レジスタに、主メモリのセーブ領域の指定アドレスを格
納する。切換制御手段は、前記コプロセッサの内部メモ
リを前記主メモリのセーブ領域にダンプさせるか否かに
従って、例えば、レベル「１」またはレベル「０」のダ
ンプ切換信号を前記コプロセッサに人力する。そしてダ
ンプ切換信号が「１」のときジャンプ条件が真であり、
「０」のとき偽となるように構成される。
そして、ダンプ切換信号を「１」にして、指定アドレス
から前記コプロセッサの内部レジスタをダンプする。
から前記コプロセッサの内部レジスタをダンプする。
従って、前記コプロセッサのマイクロプログラムのデバ
ッグを行うときに、内部レジスタがどのように使われた
かを調べるのに、あらかじめセーブ領域のアドレスをセ
ットしておくだけで、あとは既存のソフトプログラムの
実行中にダンプの切り替えを行うことで容易に見ること
ができ、コブロセッサのマイクロプログラムのデバッグ
を簡単に行うことが可能となる。
ッグを行うときに、内部レジスタがどのように使われた
かを調べるのに、あらかじめセーブ領域のアドレスをセ
ットしておくだけで、あとは既存のソフトプログラムの
実行中にダンプの切り替えを行うことで容易に見ること
ができ、コブロセッサのマイクロプログラムのデバッグ
を簡単に行うことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例を示すブロック構成図であ
る。
。第１図は本発明の一実施例を示すブロック構成図であ
る。
本実施例は、マイクロプロセッサ１０と、内部レジスタ
およびマイクロプログラムを含みマイクロプロセッサ１
０からのコプロセッサ実行要求１１に対応して動作を行
うコプロセッサ２０と、コプロセッサの内部レジスタを
セーブするコプロセッサ内部レジスタセーブ領域３１を
持つ主メモリ３０と、マイクロプロセッサ１０．コプロ
セッサ２０および主メモリ３０を接続する外部バス４０
とを備えたプロセッサシステムにおいて、 コプロセッサ２０は、本発明の特徴とする。ところの、
主メモリ３０内のコプロセッサ内部レジスタセーブ領域
３１のアドレスを格納するアドレス格納手段としてのレ
ジスタダンプアドレスレジスタ２２と、コプロセッサ２
０の内部レジスタを主メモリ３０内のコプロセッサ内部
レジスタセーブ領域３１にダンプするか否かを切り換え
る制御を行う切換制御手段としてのデバッグ信号２４を
レベル「１」またはレジスタ「０」に切り替えコプロセ
ッサ２０に人力するデバッグ切換スイッチ２３とを含ん
でいる。
およびマイクロプログラムを含みマイクロプロセッサ１
０からのコプロセッサ実行要求１１に対応して動作を行
うコプロセッサ２０と、コプロセッサの内部レジスタを
セーブするコプロセッサ内部レジスタセーブ領域３１を
持つ主メモリ３０と、マイクロプロセッサ１０．コプロ
セッサ２０および主メモリ３０を接続する外部バス４０
とを備えたプロセッサシステムにおいて、 コプロセッサ２０は、本発明の特徴とする。ところの、
主メモリ３０内のコプロセッサ内部レジスタセーブ領域
３１のアドレスを格納するアドレス格納手段としてのレ
ジスタダンプアドレスレジスタ２２と、コプロセッサ２
０の内部レジスタを主メモリ３０内のコプロセッサ内部
レジスタセーブ領域３１にダンプするか否かを切り換え
る制御を行う切換制御手段としてのデバッグ信号２４を
レベル「１」またはレジスタ「０」に切り替えコプロセ
ッサ２０に人力するデバッグ切換スイッチ２３とを含ん
でいる。
次に、本実施例におけるコプロセッサのマイクロプログ
ラムのデバッグ動作について、第２図の流れ図を参照し
て説明する。
ラムのデバッグ動作について、第２図の流れ図を参照し
て説明する。
まず、マイクロプロセッサ１０は、コプロセッサ２０に
対してレジスタダンプアドレスをセットする要求をコプ
ロセッサ実行要求１１を通して発行する。
対してレジスタダンプアドレスをセットする要求をコプ
ロセッサ実行要求１１を通して発行する。
コプロセッサ２０はコプロセッサ実行要求１１を受は取
ると、実行要求の解析を行い（ステップＳｌ。
ると、実行要求の解析を行い（ステップＳｌ。
Ｓ２）、レジスタダンプアドレスセット要求によってコ
プロセッサ２０は、レジスタダンプアドレスレジスタ２
２にマイクロプロセッサｌＯの指定する主メモリ３０の
コプロセッサ内部レジスタセーブ領域３１のスタートア
ドレスをセットする（ステップＳ３）。もし演算処理実
行要求であれば演算処理を実行する（ステップＳ４）。
プロセッサ２０は、レジスタダンプアドレスレジスタ２
２にマイクロプロセッサｌＯの指定する主メモリ３０の
コプロセッサ内部レジスタセーブ領域３１のスタートア
ドレスをセットする（ステップＳ３）。もし演算処理実
行要求であれば演算処理を実行する（ステップＳ４）。
次に、手動によって切り換えができるデバッグ切換スイ
ッチ２３を「オン」にして、デバッグ切換スイッチ２３
に接続されているデバッグ信号２４を「１」にセットす
る。そして、デバッグ切換スイッチ２３が「オン」にな
ったか判定しくステップ３５）デバッグ信号２４を「・
１」にセットされたことを確認した後、ソフトウェアプ
ログラムを実行することにより、コプロセッサ実行命令
ごとに、主メモリ３０のコプロセッサ内部レジスタセー
ブ領域３１にコプロセッサ２０は内部レジスタをセーブ
する処理を行う（ステップ３６）。そしてこの処理終了
後内部レジスタをクリアして（ステップＳ７）、次の実
行要求を待つ。
ッチ２３を「オン」にして、デバッグ切換スイッチ２３
に接続されているデバッグ信号２４を「１」にセットす
る。そして、デバッグ切換スイッチ２３が「オン」にな
ったか判定しくステップ３５）デバッグ信号２４を「・
１」にセットされたことを確認した後、ソフトウェアプ
ログラムを実行することにより、コプロセッサ実行命令
ごとに、主メモリ３０のコプロセッサ内部レジスタセー
ブ領域３１にコプロセッサ２０は内部レジスタをセーブ
する処理を行う（ステップ３６）。そしてこの処理終了
後内部レジスタをクリアして（ステップＳ７）、次の実
行要求を待つ。
デバッグ信号２４はコプロセッサ２０のマイクロプログ
ラムで直接判断できるようになっていて、デバッグ信号
２４が「１」のときジャンプ条件が真であり、デバッグ
信号２４が「０」のときジャンプ条件が偽となるように
なっている。通常は、デバッグ切換スイッチ２３を「オ
フ」にしておき、デバッグ信号２４を「０」としておく
ことで、実行処理後にレジスタのダンプは行わない。
ラムで直接判断できるようになっていて、デバッグ信号
２４が「１」のときジャンプ条件が真であり、デバッグ
信号２４が「０」のときジャンプ条件が偽となるように
なっている。通常は、デバッグ切換スイッチ２３を「オ
フ」にしておき、デバッグ信号２４を「０」としておく
ことで、実行処理後にレジスタのダンプは行わない。
以上によって、コプロセッサ２０のマイクロプログラム
のデバッグが行われる。
のデバッグが行われる。
、 以上説明したように、本発明は、マイクロプログ
ラムが内蔵されているマイクロプロセッサ、特にコプロ
セッサのマイクロプログラムのデバッグを行うときに、
内部レジスタがどのように使用されたかを調べるのに、
あらかじめセーブ領域のアドレスをセットしておくだけ
で、あとは、既存のソフトウェアプログラムの実行中に
スイッチを切り換えることで容易に見ることができ、簡
単にコプロセッサのマイクロプログラムのデバッグを行
うことができる効果がある。
ラムが内蔵されているマイクロプロセッサ、特にコプロ
セッサのマイクロプログラムのデバッグを行うときに、
内部レジスタがどのように使用されたかを調べるのに、
あらかじめセーブ領域のアドレスをセットしておくだけ
で、あとは、既存のソフトウェアプログラムの実行中に
スイッチを切り換えることで容易に見ることができ、簡
単にコプロセッサのマイクロプログラムのデバッグを行
うことができる効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその動作を示す流れ図。
第３図は従来例を示すブロック構成図。
第４図はその動作を示す流れ図。
１０・・・マイクロプロセッサ、１１・・・コプロセッ
サ実行要求、２０・・・コプロセッサ、２１・・・コプ
ロセッサＦＷ、２２・・ルジスタダンブアドレスレジス
タ、２３・・・デノイッグ切換スイッチ、２４・・・デ
バッグ信号、３０・・・主メモリ、３１・・・コプロセ
ッサ内部レジスタセーブ領域、４０・・・外部ハス、８
１〜Ｓ７．８１１〜Ｓ１５・・・ステップ。
サ実行要求、２０・・・コプロセッサ、２１・・・コプ
ロセッサＦＷ、２２・・ルジスタダンブアドレスレジス
タ、２３・・・デノイッグ切換スイッチ、２４・・・デ
バッグ信号、３０・・・主メモリ、３１・・・コプロセ
ッサ内部レジスタセーブ領域、４０・・・外部ハス、８
１〜Ｓ７．８１１〜Ｓ１５・・・ステップ。
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサと、内部レジスタおよびマイク
ロプログラムを含み前記マイクロプロセッサからの実行
命令に対応して動作を行うコプロセッサと、前記コプロ
セッサの内部レジスタをセーブするセーブ領域を持つ主
メモリと、前記マイクロプロセッサ、前記コプロセッサ
および前記主メモリを接続する外部バスとを備えたプロ
セッサシステムにおいて、 前記コプロセッサは、 前記主メモリ内のセーブ領域のアドレスを格納するアド
レス格納手段と、前記コプロセッサの内部レジスタを前
記主メモリ内のセーブ領域にダンプするか否かを切り換
える制御を行う切換制御手段とを含む ことを特徴とするプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125953A JPH02304634A (ja) | 1989-05-18 | 1989-05-18 | プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125953A JPH02304634A (ja) | 1989-05-18 | 1989-05-18 | プロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02304634A true JPH02304634A (ja) | 1990-12-18 |
Family
ID=14923060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1125953A Pending JPH02304634A (ja) | 1989-05-18 | 1989-05-18 | プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02304634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010122860A (ja) * | 2008-11-19 | 2010-06-03 | Fujitsu Ltd | デバッグ支援装置およびデバッグ支援方法 |
-
1989
- 1989-05-18 JP JP1125953A patent/JPH02304634A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010122860A (ja) * | 2008-11-19 | 2010-06-03 | Fujitsu Ltd | デバッグ支援装置およびデバッグ支援方法 |
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